JPS59121438A - デイジタル積分装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、雑音や多少の変動をもった連続信号が、あ
る一定の値を越えた信号であ−るか否かを検出するため
のディジタル積分装置に関するものである。

従来のディジタル積分回路を第１図に示す。図に於て、
（１）は入力信号Ｅｉと乗算回路（３）の出力とを加算
する加算器、（２）は加算器（１）からの出力を遅延さ
せるための遅延回路、（３Ｊは遅延回路（２）からの出
力をに倍にするための乗算回路である。Ｅｉはこの積分
回路の入力信号、伽は出力信号である。

第１図における従来のディジタル積分器の伝達関数Ｔ（
Ｚ）は、 Ｅｏ　＝　Ｅｉ　＋　−Ｅ。

Ｅ。

Ｔ（力＝−よシ Ｅｉ （Ｋ二乗算回路（３）の乗算係数） 入力信号Ｂｉが、連続で無限ヒツトの場合の信号成長は
、Ｚ＝１として、Ｋ−１−一とすると、Ａ すなわち出力信号は、入力信号に対して、滋倍に成長す
る。この時の初期状態を、Ｅｏ　＝　Ｏ、遅延回路（２
）の出カニ〇９乗算回路（３）の出力＝０、とするとき
の、ヒツト数に対する信号の成長を第２図に示す０例え
ば、ＫＡ＝８２の時、出力信号は入力信号の８２倍にな
るはずであるが、ヒラ）　１００番め以降はさほど信号
が成長しないことがわかる。第８図はＥｏ＝Ｏ，遅延回
路（２）の出カニ〇２乗算回路（３）の出力＝０で、入
力信号がＥｉ（ｍｉｎ）とＥｉ　（ｍｉ　ｎ　）Ｘ　２
の時の応答曲線を示し、出力信号Ｅｏが検出レベルＳＬ
を越えるには、入力信号信号が小さいほどヒツト数が多
く必要であることがわかる。

従来のディジタル積分器では、ある一定の検出レベルま
で出力信号が成長するまでには、第２図。

゛　　　第８図に示すように、かなシ多数のヒツト数（
連続人力数）が必要で、少数のヒツト数（連続入力数）
しか得られない場合には、入力信号が微小でも飽和レベ
ルまで十分にヒツト数があればある一定の検出レベルに
達し得るものでも飽和レベルに達せば、検出レベルを越
えないため検出されないという欠点示あった。

この発明は、上記のような従来の装置の欠点を除去する
ためになされたもので、初期入力に、検２ 出レベルのｍ倍（たとえば１倍、１倍等）の値を入力す
るための回路を設け、従来よ多少ないヒツト数（入力数
）で、一定の検出レベルに達し得る積分装置を得ること
を目的としている。

以下、この発明の一実施例を図に基づいて詳細に説明す
る。第２図に於て、（１）は入力信号Ｅｉもしくは後述
する初期設定入力回路（５〕の初期設定入力信号と乗算
回路（３）からの出力とを加算する加算器、（２）は加
算器（１）からの出力を遅延させるための遅延回路、（
３）は遅延回路（２）からの出力をに倍にするための乗
算回路で、これらは従来のものと同様である。（４）は
初期設定値を設定する初期設定入力回路、（５）は入力
信号Ｅｉと初期設定入力回路（４）の初期設定入力信号
とを切シ換えるための時分割出力回路である。

この発明による装置に於て、ディジタル積分器としての
伝達関数は、従来と変わらない。しかし、初期設定とし
て検出レベルのｍ倍の値を入力する、ための初期設定入
力回路（４）が付加されている。先づ、従来と同一に出
力信号Ｅｏの値、遅延回路（２）の−出力１乗算回路（
３）の出力をすべて０にクリアする。

次に、初期設定入力回路（４）に初期設定値を入力し、
Ｅｉに連続してこの初期設定値を入力していく。初期設
定ｉｔ１、検出レベルＳＬ（スレッショルド・レベル）
のｍ倍とすると第８図からもわかるように、初期設定時
には、すでに一定のヒツト数分の入力があったことと同
じことになシ、検出レベルには、従来よシも少ないヒツ
ト数で達することがわかる。

連続入力でない信号の場合には、Ｅｉ二〇のときに、Ｅ
ｏの値は１乗算回路（３）の係数が１よシ小さいため、
減衰する。よって、連続入力でない信号の場合、Ｂｏノ
ｉＵ　、検出レベルＳＬ（スレッショルド・レベル）に
達し得ない。したがって、従来よシも少ないビット数（
入力数）でも従来と同様の積分効果を発揮することが可
能となる。

筒、前述の式 ％式％ が大きいほど出力信号が成長し、ＫＡが大きいほど雑音
や変動による影響を受けにくい、したがって、　極力Ｋ
Ａを大きくすれば良い。、ＫＡを大きくするにはある程
度ヒツト数が必要となるが、ヒツト数に限界がある場合
には、この方式が有効である。

この発明の装置を、例えばレーダ装置の目標検出用積分
回路に適用すれば、レーダの入力信号が雑音や多少の変
動をもち、有限ヒツトであるため、微少信号を検出する
のに有効である。

以上述べたようにこの発明によれば、少ないヒツト数（
入力数）でも一定の検出レベルに達する事が出来、確実
に信号が一定の値を越えた信号であるか否かを検出する
事が出来る。

【図面の簡単な説明】

第１図は従来のディジタル積分回路のブロック図、第２
図及び第８図は説明用の特性図、第４図は本発明の一実
施例による回路のブロック図である。 （１）・・・加算器、（２）・・・遅延回路、（３）・
・・乗算回路、（４）・・・初期設定入力回路、（５）
・・・時分割出力回路。 尚、図中同一符号は夫々間−又は相当部分を示す。 代理人　葛野信−

Claims (1)

【特許請求の範囲】
1. 加算器と、この加算器の出力を所定時間遅延させる遅延
   回路と、この遅延回路の出力をに倍（Ｋ；乗算係数）す
   る乗算回路とを備え、上記加算器によシ、順次入力され
   る入力信号と上記乗算回路の出力とを順次加算するよう
   にしたディジタル積分装置に於て１上記加算器に初期設
   定値を入力する初期設定入力回路を設けた事を特徴とす
   るディジタル積分装置。