JPS605633A - ブリツジドタツプ等化器 - Google Patents
ブリツジドタツプ等化器Info
- Publication number
- JPS605633A JPS605633A JP11334083A JP11334083A JPS605633A JP S605633 A JPS605633 A JP S605633A JP 11334083 A JP11334083 A JP 11334083A JP 11334083 A JP11334083 A JP 11334083A JP S605633 A JPS605633 A JP S605633A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- equalizer
- pulse
- output
- delayed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03006—Arrangements for removing intersymbol interference
- H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
- H04L25/03019—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception
- H04L25/03057—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a recursive structure
- H04L25/03076—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a recursive structure not using decision feedback
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（］） 発明の技術分野
本発明は比較的短期間に且つ安定性良く等化の行なわれ
るブリッジドタップ等化器に関１″ろ。
るブリッジドタップ等化器に関１″ろ。
（２１技術の背景
一般に信号伝送路を介して端局と加入者間の通信を行な
うとき、伝送線路には未使用の別加入者分岐線があって
、特ニハルス信号を伝送するとき反射が起り易い。その
ため伝送線の端局側、加入者側にはブリッジドタップ等
化器を設け、反射成分をカ哨１−必要がある。
うとき、伝送線路には未使用の別加入者分岐線があって
、特ニハルス信号を伝送するとき反射が起り易い。その
ため伝送線の端局側、加入者側にはブリッジドタップ等
化器を設け、反射成分をカ哨１−必要がある。
ブリッジドタップ等化器（ま第１図に示す構成となって
いて、入力端子ＩＮからの信号ｘ（ｔｌは演算回路ＳＭ
を経て出力端子ＯＵＴへ達し、演算回路ＳＭの出力の一
部は複数の遅延回路り、、Ｄ２．・・・を経てその出力
に所定の係数Ｇ、。
いて、入力端子ＩＮからの信号ｘ（ｔｌは演算回路ＳＭ
を経て出力端子ＯＵＴへ達し、演算回路ＳＭの出力の一
部は複数の遅延回路り、、Ｄ２．・・・を経てその出力
に所定の係数Ｇ、。
Ｃ２，・・・をイエ１算器Ｍ１２Ｍ２．．．により往［
算をして演算回路ＳＭに帰還している。演算回路ＳＭで
は複数の帰還信号を等止器入力信号から差引く演算を行
なっている。
算をして演算回路ＳＭに帰還している。演算回路ＳＭで
は複数の帰還信号を等止器入力信号から差引く演算を行
なっている。
（３）従来技術と問題点
第１図に示すブリッジドタップ等化器に対し、第２図Ａ
に示すように入力端子ＩＮへの入力信号として振’ｌ＠
ｘ ｆｏ＋のパルスと反射波ｘ （Ｔｌがあるとする
。遅延回路りの各段の遅延量をＤｌ、Ｄ２．・・・とし
、複数個を縦続接続する。
に示すように入力端子ＩＮへの入力信号として振’ｌ＠
ｘ ｆｏ＋のパルスと反射波ｘ （Ｔｌがあるとする
。遅延回路りの各段の遅延量をＤｌ、Ｄ２．・・・とし
、複数個を縦続接続する。
そのため第２図Ｂに示すように演算回路ＳＭに入る信号
振幅は 時刻ＴにおいてＣｉ Ｘ ｘ （０１ 時刻２Ｔにおいてｃｌｘ Ｘ （Ｔｌ ＋ｃ２’ｘ ｘ
（０１ここでＣ４，Ｃ２は遅延信号に掛算する係数を示
している。また演算回路ＳＭの出力信号即ち帰還回路と
しての遅延回路り、に対する帰還信号は第２図Ｇに示１
−ように第２図Ａマイナス第２図Ｂの演算結果の波形で
ある。そのため時刻２Ｔ以降にはり４．Ｄ２．・・・に
よる２次エコーが生じている。この２次エコーに対して
はＣ２゜Ｇ、・・・の係数を掛けた信号により再補正の
動作を行なう必要があるから、第２図Ｇにおけるｙ（ｔ
ｌの波形を時刻２Ｔ以後フラツトに１−ることは長時間
を要したり、安定度が悪くなる欠点があった。係数ａ１
． Ｃ２，、、、は例えばアップダウンカウンタを使用
して修正値を自動設定することができる。
振幅は 時刻ＴにおいてＣｉ Ｘ ｘ （０１ 時刻２Ｔにおいてｃｌｘ Ｘ （Ｔｌ ＋ｃ２’ｘ ｘ
（０１ここでＣ４，Ｃ２は遅延信号に掛算する係数を示
している。また演算回路ＳＭの出力信号即ち帰還回路と
しての遅延回路り、に対する帰還信号は第２図Ｇに示１
−ように第２図Ａマイナス第２図Ｂの演算結果の波形で
ある。そのため時刻２Ｔ以降にはり４．Ｄ２．・・・に
よる２次エコーが生じている。この２次エコーに対して
はＣ２゜Ｇ、・・・の係数を掛けた信号により再補正の
動作を行なう必要があるから、第２図Ｇにおけるｙ（ｔ
ｌの波形を時刻２Ｔ以後フラツトに１−ることは長時間
を要したり、安定度が悪くなる欠点があった。係数ａ１
． Ｃ２，、、、は例えばアップダウンカウンタを使用
して修正値を自動設定することができる。
（４）発明の目的
本発明の目的は前述の欠点を改良し、比較的短時間に安
定性良く等化のできるブリッジドタップ等化器を提供１
−ること（（ある。
定性良く等化のできるブリッジドタップ等化器を提供１
−ること（（ある。
（５）発明の構成
本発明の構成は、等化器出力信号を複数段遅延させる手
段と、該遅延させる手段の中間から取出した信号に所定
の係数を掛算し、等化器入力信号から差引いて等化器出
力信号とするブリッジドタップ等化器において、等化器
入力にパルス信号の到来したことを検出する手段と、該
パルス信号を１段遅延させた出力により制御される禁止
ゲートとを具備することである。
段と、該遅延させる手段の中間から取出した信号に所定
の係数を掛算し、等化器入力信号から差引いて等化器出
力信号とするブリッジドタップ等化器において、等化器
入力にパルス信号の到来したことを検出する手段と、該
パルス信号を１段遅延させた出力により制御される禁止
ゲートとを具備することである。
（６）発明の実施例
第６図は本発明の一実施例を示すブロック構成図で、第
１図と同一の符号は同様のものを示している。第３図に
お℃・てＩＨＧは禁止ゲートであって端子Ｇに禁止信号
が印加されたときゲート通過を禁止する。ＰＤはパルス
検出器、ＴＯは時定数回路を示している。特定数回路Ｔ
Ｏの出力により禁止グー）ＩＨ’Ｇを制ｍｑ＋−１−る
ように接続されている。当初は禁止ゲ−） ＩＨＣは通
過状態とされている。入力信号がパルス状であったとき
、それは遅延回路Ｄ１でタイムスロット１個分の時間１
Ｔだけ遅延され、パルス検出回路ＰＤで検出され、時定
数回路ＴＣにより波形整形をして禁止ゲートＩＨＧへの
制（３）ｊ信号ケ得る。そのため続く入力信号は禁止グ
ー）ＩＨＧを通過することができない。令弟４図Ａに示
づ一人力信号（第２図Ａに対応する）が入力したとき、
遅延回路Ｄ１への入力信号即ち禁止ゲートＩＨＧの出力
信号は第４図Ｂのように時刻Ｔ以後の信号がない。
１図と同一の符号は同様のものを示している。第３図に
お℃・てＩＨＧは禁止ゲートであって端子Ｇに禁止信号
が印加されたときゲート通過を禁止する。ＰＤはパルス
検出器、ＴＯは時定数回路を示している。特定数回路Ｔ
Ｏの出力により禁止グー）ＩＨ’Ｇを制ｍｑ＋−１−る
ように接続されている。当初は禁止ゲ−） ＩＨＣは通
過状態とされている。入力信号がパルス状であったとき
、それは遅延回路Ｄ１でタイムスロット１個分の時間１
Ｔだけ遅延され、パルス検出回路ＰＤで検出され、時定
数回路ＴＣにより波形整形をして禁止ゲートＩＨＧへの
制（３）ｊ信号ケ得る。そのため続く入力信号は禁止グ
ー）ＩＨＧを通過することができない。令弟４図Ａに示
づ一人力信号（第２図Ａに対応する）が入力したとき、
遅延回路Ｄ１への入力信号即ち禁止ゲートＩＨＧの出力
信号は第４図Ｂのように時刻Ｔ以後の信号がない。
そのため掛算回路 ”１Ｍ２１・・・においてＪ↓１算
され演算回路Ｓ Ｍχ経た出力信号は第４図Ｃになって
、従来の２次エコーによる信号が生じない。第４図Ａに
示づ一人力信号として、通信開始の前にトレーニングパ
ターン信号（例えば８タイムスロツトのうち当初の１個
のみパルス有となる信号〕を送出しているから、それを
利用すると好都合である。
され演算回路Ｓ Ｍχ経た出力信号は第４図Ｃになって
、従来の２次エコーによる信号が生じない。第４図Ａに
示づ一人力信号として、通信開始の前にトレーニングパ
ターン信号（例えば８タイムスロツトのうち当初の１個
のみパルス有となる信号〕を送出しているから、それを
利用すると好都合である。
（７）発明の効果
このようにして本発明によると簡易な構成であってもそ
の効果は犬である。即ち従来方式は当初の遅延回路出力
から順次に掛算係数値を定めていたが、本発明では一斉
に定まるため、動作が高速に収束される。また動作とし
て従来は相互的に多数の帰還が行なわれるため不安定に
なり易かったが、本発明では独立的動作のため安定性が
増１−効果がある。
の効果は犬である。即ち従来方式は当初の遅延回路出力
から順次に掛算係数値を定めていたが、本発明では一斉
に定まるため、動作が高速に収束される。また動作とし
て従来は相互的に多数の帰還が行なわれるため不安定に
なり易かったが、本発明では独立的動作のため安定性が
増１−効果がある。
第１図は従来のブリッジドタップ等化器の構成を示す図
、第２図は第１図の動作波形図、第６図は本発明の一実
施例のブロック構成図、第４図は第６図の動作波形図で
ある。 ＩＮ・・・入力端子 ＯＵＴ・・・出力端子ＳＭ・・・
演算回路 Ｍ１１Ｍ２．・・・掛算器Ｇ１．Ｃ２，・・
・係数 Ｄｌ、Ｄ２．・・・遅延回路ＩＨＧ・・・禁止
ゲート ＰＤ・・・ノくルス検出器ＴＯ・・・時定数回
路
、第２図は第１図の動作波形図、第６図は本発明の一実
施例のブロック構成図、第４図は第６図の動作波形図で
ある。 ＩＮ・・・入力端子 ＯＵＴ・・・出力端子ＳＭ・・・
演算回路 Ｍ１１Ｍ２．・・・掛算器Ｇ１．Ｃ２，・・
・係数 Ｄｌ、Ｄ２．・・・遅延回路ＩＨＧ・・・禁止
ゲート ＰＤ・・・ノくルス検出器ＴＯ・・・時定数回
路
Claims (1)
- 等止器出力信号を複数段遅延させる手段と、ン；亥遅延
させる手段の中間から増量した信号に所定の係１；３１
．を掛算し、等止器入力信号から差引いて等止器出力信
号とするブリッジドタップ等化器において、等化器入力
にパルス信号の到来したことを検出１−ろ検出手段と、
該パルス信号通過後、該検出手段により制御される禁止
ゲートを具備することを特許と１−るブリッジドタップ
等化器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58113340A JPH0681076B2 (ja) | 1983-06-23 | 1983-06-23 | ブリツジドタツプ等化器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58113340A JPH0681076B2 (ja) | 1983-06-23 | 1983-06-23 | ブリツジドタツプ等化器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS605633A true JPS605633A (ja) | 1985-01-12 |
| JPH0681076B2 JPH0681076B2 (ja) | 1994-10-12 |
Family
ID=14609761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58113340A Expired - Lifetime JPH0681076B2 (ja) | 1983-06-23 | 1983-06-23 | ブリツジドタツプ等化器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0681076B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6075134A (ja) * | 1983-09-30 | 1985-04-27 | Nec Corp | 等化回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5726934A (en) * | 1980-06-11 | 1982-02-13 | Western Electric Co | Adaptive fading equalizer |
-
1983
- 1983-06-23 JP JP58113340A patent/JPH0681076B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5726934A (en) * | 1980-06-11 | 1982-02-13 | Western Electric Co | Adaptive fading equalizer |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6075134A (ja) * | 1983-09-30 | 1985-04-27 | Nec Corp | 等化回路 |
| JPH0223097B2 (ja) * | 1983-09-30 | 1990-05-22 | Nippon Denki Kk |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0681076B2 (ja) | 1994-10-12 |
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