JPS59117797A - 二重化計算機システム - Google Patents
二重化計算機システムInfo
- Publication number
- JPS59117797A JPS59117797A JP57230335A JP23033582A JPS59117797A JP S59117797 A JPS59117797 A JP S59117797A JP 57230335 A JP57230335 A JP 57230335A JP 23033582 A JP23033582 A JP 23033582A JP S59117797 A JPS59117797 A JP S59117797A
- Authority
- JP
- Japan
- Prior art keywords
- main
- input
- processing device
- devices
- computer system
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/74—Masking faults in memories by using spares or by reconfiguring using duplex memories, i.e. using dual copies
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
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- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、計算機システムの二重化、峙て主記憶装置の
二重化に関するものである。
二重化に関するものである。
実時間制御用計算機システムの信頼性は重要である。従
来から二重系システムは存在し、デュプレックス、デュ
アル及ヒロードシエ７等’７）各方式が採用されている
。しかしこれらは、いずれも処理装置の二重化が主たる
考えであり、主記憶装置の二重化（ｒｉあまり考えに人
っていない。また、いずれの方式も制御用計算機システ
ムで主系と従系若しくはデュアルの場合は主系の二重化
により負荷分散させるものであシ、主系と従系との切替
えに多少の不安を残している。
来から二重系システムは存在し、デュプレックス、デュ
アル及ヒロードシエ７等’７）各方式が採用されている
。しかしこれらは、いずれも処理装置の二重化が主たる
考えであり、主記憶装置の二重化（ｒｉあまり考えに人
っていない。また、いずれの方式も制御用計算機システ
ムで主系と従系若しくはデュアルの場合は主系の二重化
により負荷分散させるものであシ、主系と従系との切替
えに多少の不安を残している。
特に、主記憶装置の故障はシステムダウンにつながるこ
とが多く問題点の一つであった。
とが多く問題点の一つであった。
本発明は、上記事情に鑑みなされたもので、その目的は
、二重系の新概念を導入することにより主系と従系との
切替を安定させるとともに主記憶装置を二重化すること
によってシステムダウンを防止する計算機システムを提
供しようというものである。
、二重系の新概念を導入することにより主系と従系との
切替を安定させるとともに主記憶装置を二重化すること
によってシステムダウンを防止する計算機システムを提
供しようというものである。
以下、本発明を図に基づいて詳述する。
図において、各処理装置ｌ、２′はプロセッサ１１．２
１とＲＯＭ１２．２２及びローカルメモリ１３．２３と
から構成する。各ＲＯＭ１１゜１２は、通常運用するオ
ペレーティングシステム（以下ＯＳと略称する）と装置
の異常を診断する診断プログラムとを記憶している。各
ローカルメモリ１３．２３はＯ８専用の高速ローカルメ
モリである。３，４は主記憶装置、５，６はＤＭＡ機能
を有する入出力処理装置である。
１とＲＯＭ１２．２２及びローカルメモリ１３．２３と
から構成する。各ＲＯＭ１１゜１２は、通常運用するオ
ペレーティングシステム（以下ＯＳと略称する）と装置
の異常を診断する診断プログラムとを記憶している。各
ローカルメモリ１３．２３はＯ８専用の高速ローカルメ
モリである。３，４は主記憶装置、５，６はＤＭＡ機能
を有する入出力処理装置である。
各装置１〜６は互いにＺ最−）接続する。そして、処理
装置１．入出力処理装置５との間と、処理袋Ｒ２，入出
力処理装置６との間は、夫々通常運用するプロセッサ間
通信を行う。また、処理装置１．処理装置２との間、処
−装置１゜入出力処理装置６との間、及び処理装置２．
入出力処理装置５との間は、夫々異常時のプロセッサ間
通信を行う。各入出力処理装Ｗ５，６は各入力装置８，
９に対して更に２ポート接続する。７はパスコントロー
ラで、ア−ビ機能とプロテクションを行う排他制ｔ４Ｉ
機能とを有するものである−８ 以上のように構成されたものにおいて、次に動作を説明
する。
装置１．入出力処理装置５との間と、処理袋Ｒ２，入出
力処理装置６との間は、夫々通常運用するプロセッサ間
通信を行う。また、処理装置１．処理装置２との間、処
−装置１゜入出力処理装置６との間、及び処理装置２．
入出力処理装置５との間は、夫々異常時のプロセッサ間
通信を行う。各入出力処理装Ｗ５，６は各入力装置８，
９に対して更に２ポート接続する。７はパスコントロー
ラで、ア−ビ機能とプロテクションを行う排他制ｔ４Ｉ
機能とを有するものである−８ 以上のように構成されたものにおいて、次に動作を説明
する。
動作中に、各処理装置１，２、各入出力処理装置５，６
は、同時に同一アドレス空間が与えられ、各主記憶装置
３，４は各装置１，２，５゜６から二重に見えず、唯一
の記憶装置に見える。
は、同時に同一アドレス空間が与えられ、各主記憶装置
３，４は各装置１，２，５゜６から二重に見えず、唯一
の記憶装置に見える。
従って、各装置１．２，５．６から各主記憶装 −置３
，４に対する書き込みは、各主記憶装置３４の同一場所
に同一の内容が格納される。つまり、各主記憶装置３，
４は実質的に同一内容となる。この書き込みのとき、容
袋［１，２，５６から同時に行なうと衝突が生じるので
、パスコ／トローラ７のアービタ機能よりいずれかの装
置のみ書き込み可能とし、主記憶装置３，４に同一デー
タをギ１き込み、書き込み終了後に他の装置が書き込み
可能となる。逆に、各装置１゜２．５．６が各主記憶装
置３，４から読み込むとき（ｄ、各主記憶装置３，４と
が共に同一内容であるからいずれ力・ら読んでもよく衝
突の生じないように読む。
，４に対する書き込みは、各主記憶装置３４の同一場所
に同一の内容が格納される。つまり、各主記憶装置３，
４は実質的に同一内容となる。この書き込みのとき、容
袋［１，２，５６から同時に行なうと衝突が生じるので
、パスコ／トローラ７のアービタ機能よりいずれかの装
置のみ書き込み可能とし、主記憶装置３，４に同一デー
タをギ１き込み、書き込み終了後に他の装置が書き込み
可能となる。逆に、各装置１゜２．５．６が各主記憶装
置３，４から読み込むとき（ｄ、各主記憶装置３，４と
が共に同一内容であるからいずれ力・ら読んでもよく衝
突の生じないように読む。
また、複数台の装置による主記憶装置への読み書きは、
主記憶装置の二重化に関係なく主記憶装置内のデータに
矛盾を生じせしめるので、前述の排他制御機能により任
意の期間は他の装置の読み書きを禁止することができる
。畑ら（（、主記憶装置上の各部分のプロチクＩ・も可
能であシ、プロチクショア機能は各主記憶装置のコント
ローラ（図示省略）に持たせる。
主記憶装置の二重化に関係なく主記憶装置内のデータに
矛盾を生じせしめるので、前述の排他制御機能により任
意の期間は他の装置の読み書きを禁止することができる
。畑ら（（、主記憶装置上の各部分のプロチクＩ・も可
能であシ、プロチクショア機能は各主記憶装置のコント
ローラ（図示省略）に持たせる。
各処理装置１，２は全く同一の仕事をしてもよいが、別
々の仕事を行うことによってシステムの効率を上げるこ
とができる。まだ、ユーザプログラムは、各処理装置１
，２の各ＲＯＭ１２．１３に記憶しているＯ８により制
御され、ＯＳｌ′ｉ専用の高速ローカルメモリ１３．２
３を使用することにより主記憶装置へのアクセス回数を
減少させて更にシステムの効率を向上させる。
々の仕事を行うことによってシステムの効率を上げるこ
とができる。まだ、ユーザプログラムは、各処理装置１
，２の各ＲＯＭ１２．１３に記憶しているＯ８により制
御され、ＯＳｌ′ｉ専用の高速ローカルメモリ１３．２
３を使用することにより主記憶装置へのアクセス回数を
減少させて更にシステムの効率を向上させる。
また、各ＲＯＭ１２．１３の診断プログラムは、装置の
異常を検出したときに動作をする。
異常を検出したときに動作をする。
例えば、各処理装置１，２の片側が停止したときに、動
作側の処理装置が停止している処理装〈はインサーキッ
トエミュレータとしても動作し得る。これによって困難
なシステムダウンやクラッシュの原因を容易につきとめ
保守性が向上する。
作側の処理装置が停止している処理装〈はインサーキッ
トエミュレータとしても動作し得る。これによって困難
なシステムダウンやクラッシュの原因を容易につきとめ
保守性が向上する。
処理装置１と入出力処理装置５とは、各主記憶装置３，
４の拡張アドレノとしてαα′若しくはｂｂ’を通して
アクセスし、通常運用時のプロセッサ間通信を行う。処
理装置２と入出力処理装置６も同様［、ｃｃ’若しくは
ｄｄ’を通してプロセッサ間通信を行う。
４の拡張アドレノとしてαα′若しくはｂｂ’を通して
アクセスし、通常運用時のプロセッサ間通信を行う。処
理装置２と入出力処理装置６も同様［、ｃｃ’若しくは
ｄｄ’を通してプロセッサ間通信を行う。
処理装置１と処理装置２との間、処理装置１と入出力処
理装置６との間及び処理装置２と入出力処理装置５との
間は、夫々イ・口、二・ハ及びホ・へ全通して異常時に
プロセッサ間通信を行う。この通信はめったに生じない
のでバスの過負荷とはならない。そして、各プロセッサ
間通信は、プロセッサの起動・停止等に用いる。
理装置６との間及び処理装置２と入出力処理装置５との
間は、夫々イ・口、二・ハ及びホ・へ全通して異常時に
プロセッサ間通信を行う。この通信はめったに生じない
のでバスの過負荷とはならない。そして、各プロセッサ
間通信は、プロセッサの起動・停止等に用いる。
今、仮に各入出力装置８，９を夫々ディスクとし、た場
合、各入出力処理装置５，６は、各処理装置からコマン
ドを入力することにより同一の内容を各入出力処理装置
８，９に同時に書き込みを行う。これによりディスクは
、大容量ファイルを二重化できるとともＫ、情報の安全
性を保証する。従って各入出力処理装置５，６け高機能
々入出力処理装置と々り論理的なデータペース管理シス
テムとして動作する。
合、各入出力処理装置５，６は、各処理装置からコマン
ドを入力することにより同一の内容を各入出力処理装置
８，９に同時に書き込みを行う。これによりディスクは
、大容量ファイルを二重化できるとともＫ、情報の安全
性を保証する。従って各入出力処理装置５，６け高機能
々入出力処理装置と々り論理的なデータペース管理シス
テムとして動作する。
以上のように本発明は、二重系であるが、単なる二重系
ではなく、二重書きと多重読み出してよる情報の安全性
確保と効率向上が徴畝である。即ち、 ｑ）各処理装置１，２は、互いに異なる仕事をすること
によりシステムの効率を向上させる。
ではなく、二重書きと多重読み出してよる情報の安全性
確保と効率向上が徴畝である。即ち、 ｑ）各処理装置１，２は、互いに異なる仕事をすること
によりシステムの効率を向上させる。
■ 各処理装置１，２と各主記憶装置３，４及び各入出
力処理装置５，６とが夫々同時に停止シ々い限りシステ
ムダウンとは々ら斤いので高信頼性である。つまり、負
荷は増加するが片側のみでも運転でき、しかも、従来の
ように主系と従系とを切り替えるための装置やプログラ
ム等は不必要となる。
力処理装置５，６とが夫々同時に停止シ々い限りシステ
ムダウンとは々ら斤いので高信頼性である。つまり、負
荷は増加するが片側のみでも運転でき、しかも、従来の
ように主系と従系とを切り替えるための装置やプログラ
ム等は不必要となる。
■）各処理装置１，２ｒｆ′ｉ、自分以外のモジュール
（装置）Ｋ対する診断プロセッサと斤り得るので故障モ
ジュールの解析等ノＲＡ ５（ＲｅｌｌｉａｌＡｆｌｔ
ｔｙ Ａｖａｉｆｌａｂｉｌイｔｙ Ｓｅｒｖｉｃｇａ
ｂｉＲ，ｉｔｙ ）が向上する。
（装置）Ｋ対する診断プロセッサと斤り得るので故障モ
ジュールの解析等ノＲＡ ５（ＲｅｌｌｉａｌＡｆｌｔ
ｔｙ Ａｖａｉｆｌａｂｉｌイｔｙ Ｓｅｒｖｉｃｇａ
ｂｉＲ，ｉｔｙ ）が向上する。
■ ＲＯＭやローカルメモリによりＯ８核の応答速度が
向上し、実時間制御向きである。
向上し、実時間制御向きである。
Φ１ 実現の仕方によっては、モードを設け、切り替え
ることにより各主記憶装置３，４を連続した物理アドレ
ス空間として援い、記憶容量が倍のシステムとすること
も可能である。
ることにより各主記憶装置３，４を連続した物理アドレ
ス空間として援い、記憶容量が倍のシステムとすること
も可能である。
■ 人出力処理装；づの二Ｍジｔき用の入出力コマンド
によりディスクに対しても二重貴きが可能とカリ多くの
情報の安全性を確保できる。
によりディスクに対しても二重貴きが可能とカリ多くの
情報の安全性を確保できる。
等の優れた利点を有するものである。
【図面の簡単な説明】
図は本発明の一実施例を示した構成図である。
１．２は処理装置、１１．２１は７０セツサ、１２．２
２はＲＯＭ、１３．２３！ｄローカルメモリ、３，４は
主記憶装置、５，６は入出力処−理装置、７はバスコン
トローラ、８，９は入出力装置。
２はＲＯＭ、１３．２３！ｄローカルメモリ、３，４は
主記憶装置、５，６は入出力処−理装置、７はバスコン
トローラ、８，９は入出力装置。
Claims (5)
- （１）２台の主記憶装置と、プロセッサ、ＲＯＭ。 ローカルメモリを持つ２台の処理装置と、２台の入出力
処理装置°と、バスコントローラとを夫夫バスに２ボー
ト接続し、各主記憶装Ｍに対して二重書きを行い、読み
出し時は個々の処理装置が並列に独立した記憶場所より
読み込むとともに、各入出力処理装置と各入出力処理装
置とを互いに２ボート接続し、各入出力装置に対して二
重書きを行い、読み出し時は、個々の入出力処理装置が
並列に独立した記憶場所から読み込むことを特徴とする
二重化計算機システム。 - （２）各処理装置と各入出力処理装置との間を拡張アド
レスを用いてプロセッサ間通信をすることを特徴とする
特許請求の範囲第（］）項記載の二重化計算機システム
。 - （３） 各処理装置のＲＯＭに予めオペレーテイノグ
システムを記憶し、ローカルメモリをオペレーティング
システム専用のメモリとしたことを特徴とする特許請求
の範囲第（１）項寸たは第（２）項記載の二重化計算機
システム。 - （４） 各処理装置のＲＱ Ａ／に予め診断プログラ
ムを記憶し、異常時に各装置間の故障・診断を行うこと
を特徴とする特許請求の範囲第（１）項から第（３）項
記載の二重化計算機システム。 - （５） 各処理装置か互いに異方る仕事をすることを
特徴とする特許請求の範囲第（１）項から第（４）項記
載の二重化計算機システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57230335A JPS59117797A (ja) | 1982-12-24 | 1982-12-24 | 二重化計算機システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57230335A JPS59117797A (ja) | 1982-12-24 | 1982-12-24 | 二重化計算機システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59117797A true JPS59117797A (ja) | 1984-07-07 |
Family
ID=16906222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57230335A Pending JPS59117797A (ja) | 1982-12-24 | 1982-12-24 | 二重化計算機システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59117797A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS522249A (en) * | 1975-06-24 | 1977-01-08 | Oki Electric Ind Co Ltd | Data processing unit |
| JPS53104137A (en) * | 1977-02-23 | 1978-09-11 | Toshiba Corp | Minicomputer composite system |
-
1982
- 1982-12-24 JP JP57230335A patent/JPS59117797A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS522249A (en) * | 1975-06-24 | 1977-01-08 | Oki Electric Ind Co Ltd | Data processing unit |
| JPS53104137A (en) * | 1977-02-23 | 1978-09-11 | Toshiba Corp | Minicomputer composite system |
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