JPS5911264B2 - 倍圧整流回路 - Google Patents

Description

【発明の詳細な説明】 この発明は倍圧整流回路に関し、特にたとえばファクシ
ミリ受信装置の光定着に用いられる倍圧整流回路に関す
る。

第１図はこの発明の従来の倍圧整流回路を示す回路図で
ある。

この第１図において、今、スイッチｓがオフの場合、商
用電源Ｐの負の半サイクルにおいてダイオードＤ３−コ
ンデンサＣｌ−ダイオードＤ２を経て電流が流れ、コン
デンサＣｌをある電圧Ｅに充電する。一方、正の半サイ
クルでは、サイリスタＤ１が導通しないため、コンデン
サＣ２には充電されないことになり、この倍圧整１０流
回路の出力電圧は前記コンデンサＣｌの電圧Ｅ（Ｅ＋０
＝Ｅ）となる。電源スイッチｓが何らかの方法でオンさ
れると、商用電源Ｐの負の半サイクルにおいてはオフの
場合と同様であるが、正の半サイクルにおいては、１５
ダイオードＤ４−コンデンサＣ２を経て、サイリスタＤ
１の両端に電源電圧Ｅｍがかかるため、抵抗Ｒ１および
Ｒ２で分圧された電圧がサイリスタＤ１のゲート電極に
印加される。

したがつて、このサイリスタＤ１が導通し、コンデンサ
Ｃ２にＥ２０なる電圧が充電される。そのため、このと
きには出力電圧は２Ｅ（Ｅ＋Ｅ＝２Ｅ）が得られる。次
に、スイッチｓがオフされたとき、何らかの方法で２Ｅ
に充電された電圧が放電されるようにしておき、かつＥ
まで放電したとき何らかの方法２５で放電が停止される
ようにしている。このときの放電時間がスイッチＳのオ
フ／オン期間に比べ非常に小さくなるようにしているも
のとする。そのため、次にスイッチｓがオンになるとき
、コンデンサＣ２の電圧は零でこれを再充電することに
な３０る。第２図はこの第１図に示す回路の突入電流を
示す図である。

そして、第２図ａはサイリスタＤ１の両端に印加される
電圧の波形を示し、第２図ｂおよびｃはそれぞれ充電電
流を示す。３５ところで、サイリスタＤ１が導通し、そ
のとき流れる充電電流ｉは、次式（１）で示される。

ただし、θ＝Ｔａｎ−１（−）であり、Ｒは電源（′）
ＣＲＰの内部抵抗である。

そして、第２図ｂに示す時間ｔ１でスイツチＳをオンと
した場合は、このタイミングｔ１でサイリスタＤ１が導
通する。

この場合には、前記第（１）式のθはπ／２であり、瞬
間的には一＝ＯであωＣるため、その充電電流１１１は
次式（２）で与えられる。

▲１したがつて、商用電源Ｐの内部抵抗Ｒが小さければ
非常に大きな突入電流が流れることになる。

また、第２図ｃに示すように時間Ｔ２でスイツチＳを投
入した場合には、θ＝Ｏのとき一＝０でωＣ電流１は零
となり、θ〉０では充電電流１は前記第（１）式となる
。

したがつて、この第２図ｃの場合には突入電流は小さい
ものである。このように、従来のサイリスタ制御の倍圧
整流回路においては、サイリスタＤ１の導通タイミング
すなわちスイツチＳの投入タイミングによつては非常に
大きな突入電流が流れることがある。

一方、たとえばフアクシミリ受信装置の定着性を考えた
場合、充電時間を極力短かくするように電源内部抵抗Ｒ
を小さくする必要がある。したがつて、突入電流が非常
に大きくなることがある。それゆえに、この発明の主た
る目的は、上述のごとくの欠点を除き、突入電流を小さ
くしたサイリスタ制御の倍圧整流回路を提供することで
ある。

この発明は、要約すれば、サイリスタによつて制御され
る倍圧整流回路において、電源スイツチをいかなるタイ
ミングで投入しても、交流電源の零クロス近傍からサイ
リスタが通電するようにする制御回路を有し、この制御
回路により電源スイツチ投入時の突入電流を小さくする
ようにしたものである。好ましい実施例では、さらに、
出力電圧の上限制限回路を設ける。この発明の上述の目
的およびその他の目的と特徴は図面を参照して行なう以
下の詳細な説明から一層明らかとなろう。

第３図はこの発明の一実施例を示す回路図である。

構成において、第１図と同じ参照符号は同一ないし相当
部分を示し、その説明は省略する。ここで、Ｑ１ないし
Ｑ３はトランジスタであり、Ｑ４はフオトトランジスタ
である。このトランジスタＱ４は発光ダイオードＤ８と
光結合され、フオトカプラＰＣを形成する。また、Ｃ３
は平滑用コンデンサであり、ダイオードＤ５で整流され
た電流を平滑し、トランジスタＱ１ないしＱ３およびフ
オトカプラＰＣの電源回路を構成する。ここで、サイリ
スタＤ１の両端には第４図ａに示す電圧が供給されるた
め、トランジスタＱ１のベース電圧ｂは次式（３）で与
えられる。ただし、Ｅｍは商用電源Ｐの電圧であり、Ｖ
Ｄ６はツエナダイオードＤ６の電圧である。

一方、トランジスタＱ１のエミツタにはツエナダイオー
ドＤ７が接続されているため、このトランジスタＱ１が
導通するには次式（４）で示す条件を満足する必要があ
る。

Ｖｂ〉（ＢＥ＋ＶＤ７）・・・・・・・・・（４）ただ
し、Ｄ７はツエナダイオードＤ７の電圧である。

そして、この実施例では、前記第（４）式が電源Ｐの正
弦波形の零クロス近傍以上で満足するように、前記電圧
Ｄ６およびＤ７ならびに抵抗Ｒ３，Ｒ４を選ぶ。第４図
ｂは、トランジスタＱ１のベースに電源Ｐより供給され
ている電圧ｂと、それによつてトランジスタＱ１が導通
する領域を示したもので、前記（４）式を満足する部分
（第４ｂの実線の波形の部分）で、トランジスタＱ１が
導通することを示している。

今、何らかの方法で、スイツチＳが第４図に示す時間』
１でオンされた場合、第４図ｂからもわかるごとく、Ｖ
ｂ〉（ＶＢＥ＋ＶＤ７）を満足しており、トランジスタ
Ｑ１が導通し、トランジスタＱ２のエミツタ・ベース間
をシヨートしているため、トランジスタＱ２は遮断され
、発光ダイオードＤ８に抵抗Ｒ７を介して電流が流れる
。

そのため、ダイオードＤ８が発光し、トランジスタＱ４
が導通する。応じて、トランジスタＱ３が遮断され、サ
イリスタＤ１のゲート電極には電流が流れなくなつてい
る。そして、電源電圧Ｅｍの負の半サイクルを経て、第
４図の時刻Ｔ２に達するが、この期間、サイリスタＤ１
には逆方向の電圧−Ｅｍが加わるので、サイリスタＤ１
は完全に遮断されていることになる。

そして、時刻Ｔ２から、（Ｔ２＋Ｔ）に達する間に、サ
イリスタＤ１に順方向の電圧が印加され始める。一方、
この期間、トランジスタＱ１のベース電圧は、ｂ〈（Ｂ
Ｅ＋ＶＤ７）となるよう設計されているため、トランジ
スタＱ１が遮断され、前述の説明とは逆に、トランジス
タＱ２が導通し、発光ダイオードＤ８が消光し、トラン
ジスタＱ４が遮断される。そのため、トランジスタＱ３
が導通し、サイリスタＤ１のゲート電極に電流が流れ、
充電を開始することになる。このときの充電電流は前記
第（１）式で表わされ、突入電流が極めて小さくなつて
いることがわかる。第４図ｃは、トランジスタＱ１のベ
ース電圧Ｖｂ（第４図ｂ参照）と、トランジスタＱ３の
導通、非導通の関係を示した図で、Ｖｂ〉（ＢＥ＋Ｄ７
）の期間、トランジスタＱ３が導通しないことを示して
いる。

以上の説明、および第４図ｃからもわかるご吉く、サイ
リスタＤ１のゲート電極に電圧が印加されるのは、トラ
ンジスタＱ３の導通可能期間（Ｔ）のみであるが、サイ
リスタの場合、ゲート電極に一度電圧が印加され、導通
を開始した場合、ゲート電極への印加電圧が除去されて
も、導通電流が“Ｏ″になるまで、導通状態が持続する
ことは周知のとおりである。

したがつて、第３図の回路の場合、ゲート電極に電圧が
印加された正の半サイクルの間、導通し続け、その後、
再びゲート電極に電圧が印加されるまでの間、遮断状態
を保つことになる。また、第４図Ｂ，ｃの１２３４・・
・は、スイツチＳがｔ１でオンされ、サイリスタＤ１が
Ｔ２から（Ｔ２＋Ｔ）までの間で導通し、コンデンサＣ
２（第３図参照）が順次充電されていく場合のトランジ
スタＱ１のベース電圧Ｖｂ（ｎ）、およびトランジスタ
Ｑ３の導通可能期間および導通不可期間を示したもので
ある。

ここで、ｂ（ｎ）が１２３４・・・と順次変化していく
様子は、次のように説明できる。すなわち、ｎ番目のサ
イクノレ１こおけるベース電圧ｂ（ｎ）は、電源電圧の
この正の半サイクルＥｍに対し、抵抗Ｒ３，Ｒ４、ツエ
ナーダイオードＤ６、コンデンサＣ２、ダイオードＤ４
の関係から、次の式で得られる。但し、ダイオードＤ４
の電圧降下は無視するものとし、また、Ｅ（ｎ）は、コ
ンデンサＣ２に正の半サイクルごとに順次充電されてい
く電圧であり、前に示した（３）、（４）式は、（５）
式の初期値Ｅ（０）＝０の場合の条件に相当する。

（５）式より、 となるが、ここで、 と置き、（６）式のＥ（ｒｌ）が、正の半サイクルごと
に、順次変化していく様子は、第４図ｂにおいて、Ｅ（
１），Ｅ（２），・・・として示されている。

以上述べたように、サイリスタＤ１は、（イ）サイリス
タＤ１に順方向電圧がかかつており、（ロ）スイツチＳ
がオンになつており、（ハ）かつ、トランジスタＱ１が
オフ（トランジスタＱ３がオン）となつている、場合に
、導通状態へ移行する。

そして、こ（ハ）（ハ）の条件が、電源電圧の波形の零
クロス近傍以上では、満足されないように構成してある
ため、電源の波形に対していかなるタイミングでスイツ
チＳをオンしても、サイリスタＤ１のゲート電極に電圧
が供給されるのは期間Ｔのみの間であり、必ず電源の零
クロス（θ＝Ｏ）近傍から充電が開始さることがわかる
。

したがつて、突入電流を小さくする構成となつている。
第５図はこの発明の他の実施例を示す回路図である。

この実施例では、さらに、出力電圧の上限リミタを付加
したものであり、Ｒはリミタの電圧調整用可変抵抗であ
る。前述したように、Ｖｂ〉（ＢＥ＋０７）が満たされ
、したがつてトランジスタＱ１が導通している間は、サ
イリスタＤ１のゲート電圧が遮断されている。

したがつて、トランジスタＱ１を、オン／オフすること
で、サイリスタＤ１の制御が可能である。第５図の実施
例は、これを利用して、コンデンサＣ２に蓄えられた電
圧が、一定値以上になれば、トランジスタＱ１のベース
電圧を（４）、（５）、（６）式とは無関係に、常に与
えることにより導通させ、サイリスタＤ１を遮断するよ
うにしたものである。この実施例で、コンデンサＣ２に
蓄えられた電圧は可変抵抗ＶＲで分圧され、ダイオード
Ｄ９を通して、トランジスタＱ１のベースに供給される
。

そのため、トランジスタＱ１が導通し、サイリスタＤ１
のゲート電極に電流が流れなくなる。したがつて、この
可変抵抗Ｒを調整することによつて、コンデンサＣ２に
蓄えられる電圧を調整することができる。すなわち、こ
の実施例によれば、簡単に上限リミタを行なうこともで
きる。なお上述の実施例においては、いずれも、２倍圧
回路について説明したが、この発明は任意の倍圧整流回
路に適用できるものであり、また電源電圧の正の半サイ
クルについて説明したが、これに限ることなく、また倍
圧の方法も種々考えられることは言うまでもない。

【図面の簡単な説明】

第１図はこの発明の興昧ある従来の倍圧整流回路を示す
回路図である。 第２図は第１図の動作を説明する波形図である。第３図
はこの発明の一実施例を示す回路図である。第４図は第
３図の動作を説明するための波形図である。第５図はこ
の発明の他の実施例を示す回路図である。図において、
Ｐは商用電源、Ｄ１はサイリスタ、Ｄ２ないしＤ５，Ｄ
９はダイオード、Ｄ６，Ｄ７はツエナダイオード、Ｄ８
は発光ダイオード、Ｑ１ないしＱ３はトランジスタ、Ｑ
４はフオトトランジスタ、Ｓはスイツチ、Ｃ１ないしＣ
３はコンデンサ、Ｒは可変抵抗を示す。

Claims (1)

1. 【特許請求の範囲】 １ 交流電源を受けサイリスタによつて制御され、かつ
   前記交流電源に直列に接続されたコンデンサを含む倍圧
   整流回路であつて、前記交流電源と前記サイリスタのゲ
   ート電極との間に介挿されるスイッチと、前記コンデン
   サに蓄積された電荷に応じて変化する、前記交流電源の
   瞬時出力値に対するしきい値を設定するしきい値設定手
   段と、前記しきい値に基づいて前記交流電源の瞬時出力
   値弁別する弁別手段と、前記弁別手段の弁別結果に基づ
   いて前記交流電源から前記ゲート電極への電圧を遮断す
   るスイッチング手段とを備え、前記しきい値を前記交流
   電源の零クロス近傍値以上に設定した倍圧整流回路。 ２ さらに、この倍圧整流回路の出力電圧の上限を制限
   する上限制限手段を備えた特許請求の範囲第１項記載の
   倍圧整流回路。