JPS59112396U - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS59112396U JPS59112396U JP18808683U JP18808683U JPS59112396U JP S59112396 U JPS59112396 U JP S59112396U JP 18808683 U JP18808683 U JP 18808683U JP 18808683 U JP18808683 U JP 18808683U JP S59112396 U JPS59112396 U JP S59112396U
- Authority
- JP
- Japan
- Prior art keywords
- main memory
- address
- data processing
- main
- systems
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
第1図は本考案による実施例の系統的なブロック図、第
2図は、第1図における主記憶アドレス変換部と主記憶
装置との間の相互関係を示すブロック図−第3図は、第
2図における実施例の具体的な回路構成図、第4図は0
系アドレス変換レジスタの内容と、0系および1系主記
憶装置の制御対応を示す説明図である。図において、0
.1はO系統と1系統の中央処理装置、01.11は主
記憶装置、02,12は中央制御装置、021゜121
はMM制御部、022,122はMMアドレス変換部、
023,123は演算制御部、221はMMアドレスレ
ジスタ、222はMM装置アドレス変換回路、223は
切替回路部、224はデコーダ、250,280はMM
装置アドレス変換レジスタ、261〜264,271〜
274はゲート回路、265,275は論理和口゛路、
276は否定回路、277は論理積回路、011.01
2,111,112はゲート回路、013.016.1
13.116は論理和回路、814.114はデコーダ
、015,115は主記憶装置群である。
2図は、第1図における主記憶アドレス変換部と主記憶
装置との間の相互関係を示すブロック図−第3図は、第
2図における実施例の具体的な回路構成図、第4図は0
系アドレス変換レジスタの内容と、0系および1系主記
憶装置の制御対応を示す説明図である。図において、0
.1はO系統と1系統の中央処理装置、01.11は主
記憶装置、02,12は中央制御装置、021゜121
はMM制御部、022,122はMMアドレス変換部、
023,123は演算制御部、221はMMアドレスレ
ジスタ、222はMM装置アドレス変換回路、223は
切替回路部、224はデコーダ、250,280はMM
装置アドレス変換レジスタ、261〜264,271〜
274はゲート回路、265,275は論理和口゛路、
276は否定回路、277は論理積回路、011.01
2,111,112はゲート回路、013.016.1
13.116は論理和回路、814.114はデコーダ
、015,115は主記憶装置群である。
Claims (1)
- 複数の主記憶装置と、中央制御装置とからなる中央処理
装置を2系統備え、各系統の中央処理装置がそれぞれ独
立に動作することのできるデータ処理装置において、前
記中央制御装置が、前記主記憶装置アドレスと前記主記
憶装置内アドレスとを収容する主記憶アドレスレジスタ
と、前記主記憶装置アドレスに対応して、前記主記憶装
置アドレスのビット数よりも多いビット数で構成され、
プログラムにより読み書きのできるように、前記主記憶
アドレスレジスタからの前記主記憶装置アドレスを変換
する複数個のアドレス変換レジスタと、さらに、これ等
アドレス変換レジスタ内に収容された自系統の主記憶装
置と他系統の主記憶装置とのいずれかをアクセスする情
報を識別する手段とを有し、該識別手段によって自系統
の前記中央制御装置から他系統の前記主記憶装置にもア
ビセスするように構成したことを特徴とするデータ処理
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18808683U JPS59112396U (ja) | 1983-12-07 | 1983-12-07 | デ−タ処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18808683U JPS59112396U (ja) | 1983-12-07 | 1983-12-07 | デ−タ処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59112396U true JPS59112396U (ja) | 1984-07-28 |
Family
ID=30405845
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18808683U Pending JPS59112396U (ja) | 1983-12-07 | 1983-12-07 | デ−タ処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59112396U (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5185337A (ja) * | 1975-01-10 | 1976-07-26 | Hitachi Ltd | |
JPS5235529A (en) * | 1975-09-12 | 1977-03-18 | Hitachi Ltd | Calculator address control device |
-
1983
- 1983-12-07 JP JP18808683U patent/JPS59112396U/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5185337A (ja) * | 1975-01-10 | 1976-07-26 | Hitachi Ltd | |
JPS5235529A (en) * | 1975-09-12 | 1977-03-18 | Hitachi Ltd | Calculator address control device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS61271548A (ja) | プロセツサ−を高容量記憶装置に接続するための電子回路 | |
JPS59112396U (ja) | デ−タ処理装置 | |
JPH0715670B2 (ja) | デ−タ処理装置 | |
JPH0241550A (ja) | データ処理装置 | |
JP2687679B2 (ja) | プログラム開発装置 | |
KR920008597A (ko) | 마이크로 컴퓨터 | |
JPS60164252U (ja) | データ処理装置 | |
JPH04337851A (ja) | メモリアクセス方式 | |
JPS5984643U (ja) | デ−タ処理装置 | |
JPS61193245A (ja) | 記憶制御方式 | |
JPS58179977A (ja) | メモリ制御装置 | |
JPH02135560A (ja) | アドレスの割付方法 | |
JPS59134842U (ja) | 車載電子機器用のワンチツプマイコンのメモリ拡張装置 | |
JPS6095667A (ja) | 外部アドレス空間高速アクセス方式 | |
JPS5860395U (ja) | バツフア記憶装置 | |
JPS62186344A (ja) | アドレス・マツプド・レジスタ | |
JPS6065843U (ja) | メモリアドレス拡張回路 | |
JPS6087050U (ja) | デ−タ転送制御装置 | |
JPS59130146U (ja) | メモリ装置 | |
JPS6220043A (ja) | マルチプロセツサ用非同期同時アクセスの可能なランダムアクセスメモリ− | |
JPH01243146A (ja) | 共用メモリアクセス方式 | |
JPS63206855A (ja) | デ−タ転送装置 | |
JPS58118599U (ja) | 記憶装置 | |
JPS63142446A (ja) | アドレス生成方式 | |
JPH0594363A (ja) | 記憶装置 |