JPS59110089A - 分割セグメント管理方式 - Google Patents
分割セグメント管理方式Info
- Publication number
- JPS59110089A JPS59110089A JP57219601A JP21960182A JPS59110089A JP S59110089 A JPS59110089 A JP S59110089A JP 57219601 A JP57219601 A JP 57219601A JP 21960182 A JP21960182 A JP 21960182A JP S59110089 A JPS59110089 A JP S59110089A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- puncture
- punctures
- segment
- bank
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はマイクロコンピュータを用いたデータ処理装置
のメモリ制御系に用いられる分割セグメント管理方式に
関する。
のメモリ制御系に用いられる分割セグメント管理方式に
関する。
従来、バイトマシンと称される８ビツト系のマイクロコ
ンピュータを用いたデータ処理装置において、大きなメ
モリ空間が必要になると、セグメント方式により、６４
ＫＢ（キロノ々イト）単位でパンク切換えを行なう手段
が採られる。
ンピュータを用いたデータ処理装置において、大きなメ
モリ空間が必要になると、セグメント方式により、６４
ＫＢ（キロノ々イト）単位でパンク切換えを行なう手段
が採られる。
しかしながら従来では、大量のデータを各パンク間で受
渡しするために、転送用のレジスタを用いたり、ファイ
ル経由での受渡し等が必要となるため、特別なハードウ
ェアが必要となり、かつパンク切換えの制御に多くの時
間が費される等の欠点があった。
渡しするために、転送用のレジスタを用いたり、ファイ
ル経由での受渡し等が必要となるため、特別なハードウ
ェアが必要となり、かつパンク切換えの制御に多くの時
間が費される等の欠点があった。
本発明は上記実情に鑑みなされたもので、マイクロコン
ピュータを用いたデータ処理装置のメモリ制御系におい
て、簡単かつ安価なハードウェア構成により、パンク切
換え時における各・１７２間のデータの受渡しを効率良
く迅速に行なうことのできる分割セグメント管理方式を
提供することを目的とする。
ピュータを用いたデータ処理装置のメモリ制御系におい
て、簡単かつ安価なハードウェア構成により、パンク切
換え時における各・１７２間のデータの受渡しを効率良
く迅速に行なうことのできる分割セグメント管理方式を
提供することを目的とする。
本発明は、複数のメモリパンクをそれぞれＮ分割する手
段と、そのＮ分割された上記各メモリパンクを互に異な
る分割領域単位で独立して選択するＮ個のパンクセレク
ト回路とを備えて、ＣＰＵが複数のメモリパンクの異な
る分割領域を連続したアドレスとして扱うことができる
ようにしたもので、これにより、簡単かつ安価なハード
ウェア構成にて各パンク間のデータの受渡しを効率良く
迅速に行なうことができる。
段と、そのＮ分割された上記各メモリパンクを互に異な
る分割領域単位で独立して選択するＮ個のパンクセレク
ト回路とを備えて、ＣＰＵが複数のメモリパンクの異な
る分割領域を連続したアドレスとして扱うことができる
ようにしたもので、これにより、簡単かつ安価なハード
ウェア構成にて各パンク間のデータの受渡しを効率良く
迅速に行なうことができる。
以下図面を参照して本発明の一実施例を説明する。図中
、１０１１ 、１０１２ 、−＝ 、 １０１ｎはメ
モリパンク（ＢＡＮＫ、 、 ＢＡＮＫ２ 、− 、
ＢＡＮＫｎ ）であり、ここではそれぞれ６４ＫＢで構
成される。
、１０１１ 、１０１２ 、−＝ 、 １０１ｎはメ
モリパンク（ＢＡＮＫ、 、 ＢＡＮＫ２ 、− 、
ＢＡＮＫｎ ）であり、ここではそれぞれ６４ＫＢで構
成される。
この各メモリ・ぐンク１０１１１１０１２ ＋・・・、
１０１ｎのＵはアラ・ぞ側３２ＫＢ、Ｌはロア側３ｊ
ＫＢである。１０２は上記各メモリパンク１０１．、。
１０１ｎのＵはアラ・ぞ側３２ＫＢ、Ｌはロア側３ｊ
ＫＢである。１０２は上記各メモリパンク１０１．、。
１０１２、−．１０１ｎにメモリアドレス（ＡＤＩ））
を供給するメモリアドレスラインである。１０３Ｕ。
を供給するメモリアドレスラインである。１０３Ｕ。
及びＺ ０３Ｌは各々ＣＰＵからのセグメント指定信号
Ｓ、、Ｓ、にもとづいて別個にメモリパンクを選択する
アラ・ぐ側、ロア側の・々ンクセレクト回路（ＳＥＬ、
、５ＥＬ２）であり、・ぐンクセレクト回路１０３Ｕは
セグメント指定信号Ｓ１の内容に従う一つのメモリパン
ク１０１１（＋＝ｔ。
Ｓ、、Ｓ、にもとづいて別個にメモリパンクを選択する
アラ・ぐ側、ロア側の・々ンクセレクト回路（ＳＥＬ、
、５ＥＬ２）であり、・ぐンクセレクト回路１０３Ｕは
セグメント指定信号Ｓ１の内容に従う一つのメモリパン
ク１０１１（＋＝ｔ。
２、・・・、ｎ）のアラ・母側側を選択し、パンクセレ
クト回路１０３Ｌはセグメント指定信号Ｓ２の内容に従
う一つのメモリ・ぐンク１０１ｊ（ｊ＝１゜２、・・・
、ｎ）のロア側（Ｌ）を選択する。１０４はＣＰＵより
発生された５ＥＬ（パンクセレクト回路）指定信号（Ａ
Ｓ）、及びセグメント指定信号（Ｓ＋ 、Ｓ、）等の
転送に供される信号線である。
クト回路１０３Ｌはセグメント指定信号Ｓ２の内容に従
う一つのメモリ・ぐンク１０１ｊ（ｊ＝１゜２、・・・
、ｎ）のロア側（Ｌ）を選択する。１０４はＣＰＵより
発生された５ＥＬ（パンクセレクト回路）指定信号（Ａ
Ｓ）、及びセグメント指定信号（Ｓ＋ 、Ｓ、）等の
転送に供される信号線である。
ここで一実施例の動作を説明する。・々ンクセレクト回
路１０３て、 、 １０３１．は、ＣＰＵから発せられ
るセグメント指定信号Ｓ、、Ｓ２をＳＥＬ指定信号（Ａ
ｓ）に従い別個に受けて、それぞれ入力されたセグメン
ト指定信号Ｓ、、Ｓ２の内容に従い、各々１つのメモリ
パクンク（１０１１゜１０１ｊ）をアッパ側（６）、ロ
ア側０、）それぞれ別個に指定する。即ち、・ぐンクセ
レクト回路１０３Ｕは、セグメント指定信号Ｓ、の内容
に従うメモリパンク！θ１１のアッパ側３２ＫＢを選択
し、パンクセレクト回路ｌθ３Ｌは、セグメント指定信
号Ｓ２の内容に従うメモリパンク１０１ｊのロア側３２
ＫＢを選択する。従ってＣＰＵからは、別個のメモリパ
ンク１０１に、１θ１ｔ （ｋ洪ｔ）のアラ・２側但）
とロア側（Ｌ）のアドレスが連続したアドレスとして扱
えるようになる。この具体的な使用例を以下に示す。
路１０３て、 、 １０３１．は、ＣＰＵから発せられ
るセグメント指定信号Ｓ、、Ｓ２をＳＥＬ指定信号（Ａ
ｓ）に従い別個に受けて、それぞれ入力されたセグメン
ト指定信号Ｓ、、Ｓ２の内容に従い、各々１つのメモリ
パクンク（１０１１゜１０１ｊ）をアッパ側（６）、ロ
ア側０、）それぞれ別個に指定する。即ち、・ぐンクセ
レクト回路１０３Ｕは、セグメント指定信号Ｓ、の内容
に従うメモリパンク！θ１１のアッパ側３２ＫＢを選択
し、パンクセレクト回路ｌθ３Ｌは、セグメント指定信
号Ｓ２の内容に従うメモリパンク１０１ｊのロア側３２
ＫＢを選択する。従ってＣＰＵからは、別個のメモリパ
ンク１０１に、１θ１ｔ （ｋ洪ｔ）のアラ・２側但）
とロア側（Ｌ）のアドレスが連続したアドレスとして扱
えるようになる。この具体的な使用例を以下に示す。
（イ）、メモリパンク１０１にのアラ・ぐ側（［Ｊ）を
定数等のコモンエリアとして使用し、他の複数のメモリ
パンク１θ１ｔのロア側（Ｌ）に各種のプログラムを入
れておいて、各プログラム間でメモリパンク１０１にの
アツノＲ側（財）に格納されたデータを共用する。
定数等のコモンエリアとして使用し、他の複数のメモリ
パンク１θ１ｔのロア側（Ｌ）に各種のプログラムを入
れておいて、各プログラム間でメモリパンク１０１にの
アツノＲ側（財）に格納されたデータを共用する。
（ロ）、各メモリパンク１０１． 、１０１２．・・・
のプログラム実行時において、成るメモリパンク間（例
えば１０１に→１θＩｔ）でサブルーチン（又はデータ
）の受渡しが必要になったとき、その受渡しが完了する
まで、受渡す側のパンク（１０１ｋ）のアラ・子側（又
はロア側）と受渡される側のパンク（７０７，りのロア
側（又はアラ・ぐ側）を選択しておき、ＭＯＶＥ命令等
によるメモリ転送後、即ち受渡し完了後、アッパ側を同
一セグメント（１θＩｔ）となるように切換える。
のプログラム実行時において、成るメモリパンク間（例
えば１０１に→１θＩｔ）でサブルーチン（又はデータ
）の受渡しが必要になったとき、その受渡しが完了する
まで、受渡す側のパンク（１０１ｋ）のアラ・子側（又
はロア側）と受渡される側のパンク（７０７，りのロア
側（又はアラ・ぐ側）を選択しておき、ＭＯＶＥ命令等
によるメモリ転送後、即ち受渡し完了後、アッパ側を同
一セグメント（１θＩｔ）となるように切換える。
このよう処して各メモリパンク１０１．．１０１！。
・・・、 １０１ｎをそれぞれ分割して同時選択的に用
いることによシ、大量のデータ、サブルーチン等をセグ
メント間で共有したい場合、又は転送したい場合に、こ
れらの処理を効率良く実現できる。又、パンクの適当な
場所をワーキングエリアとして利用することができる。
いることによシ、大量のデータ、サブルーチン等をセグ
メント間で共有したい場合、又は転送したい場合に、こ
れらの処理を効率良く実現できる。又、パンクの適当な
場所をワーキングエリアとして利用することができる。
尚、上記した実施例で嫁、各メモリパンクを６４ＫＢと
し、それぞれアッノ４側とロア側に等分割した構成とし
ているが、これに限るものではなく、３分割領域以上の
所望する任意の領域数をもって分割可能であり、この際
は分割領域数に応じて・々ンクセレクト回路（ＳＥＬ）
を増加すればよい。
し、それぞれアッノ４側とロア側に等分割した構成とし
ているが、これに限るものではなく、３分割領域以上の
所望する任意の領域数をもって分割可能であり、この際
は分割領域数に応じて・々ンクセレクト回路（ＳＥＬ）
を増加すればよい。
以上詳述したように、本発明の分割セグメント管理方式
によれば、複数のメモリパンクをそれぞれＮ分割する手
段と、そのＮ分割された上記各メモリパンクを互に異な
る分割領域単位で独立して選択するＮ個のパンクセレク
ト回路とを備えて、ＣＰＵが複数のメモリパンクの異な
る分割領域を連続したアドレスとして扱うことができる
ようにしたことにより、簡単かつ安価なハードウェア構
成にて各ノクンク間のデータの受渡しを効率良く迅速に
行なうことができる。）
によれば、複数のメモリパンクをそれぞれＮ分割する手
段と、そのＮ分割された上記各メモリパンクを互に異な
る分割領域単位で独立して選択するＮ個のパンクセレク
ト回路とを備えて、ＣＰＵが複数のメモリパンクの異な
る分割領域を連続したアドレスとして扱うことができる
ようにしたことにより、簡単かつ安価なハードウェア構
成にて各ノクンク間のデータの受渡しを効率良く迅速に
行なうことができる。）
図は本発明の一実施例を示すブロック図である。
１０ハ、１０１２．・ 、１０１ｎ −・・メモリパン
ク、１０２・・・メモリアドレスライン、１０３ｕ 、
１０３Ｌ・・・・ぐンクセレクト回路、１０４・・・
信号線。 出願人代理人 弁理士 鈴 江 武 彦０３Ｌ
ク、１０２・・・メモリアドレスライン、１０３ｕ 、
１０３Ｌ・・・・ぐンクセレクト回路、１０４・・・
信号線。 出願人代理人 弁理士 鈴 江 武 彦０３Ｌ
Claims (1)
- セグメント指定機能をもつメモリ制御機構において、複
数のメモリパンクをそれぞれＮ分割する手段と、前記各
メモリ・ぐンクを互に異なる分割領域単位で独立して選
択するＮ個のパンクセレクト回路とを具備し、前記各パ
ンクセレクト回路がそれぞれ外部より与えられたセグメ
ント指定信号を個別に受けて、その信号により指定され
たメモリパンク内の対応分割領域を選択することを特徴
とした分割セグメント管理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57219601A JPS59110089A (ja) | 1982-12-15 | 1982-12-15 | 分割セグメント管理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57219601A JPS59110089A (ja) | 1982-12-15 | 1982-12-15 | 分割セグメント管理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59110089A true JPS59110089A (ja) | 1984-06-25 |
Family
ID=16738083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57219601A Pending JPS59110089A (ja) | 1982-12-15 | 1982-12-15 | 分割セグメント管理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59110089A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62179663U (ja) * | 1986-04-30 | 1987-11-14 | ||
| JPH01144943U (ja) * | 1988-03-25 | 1989-10-05 |
-
1982
- 1982-12-15 JP JP57219601A patent/JPS59110089A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62179663U (ja) * | 1986-04-30 | 1987-11-14 | ||
| JPH01144943U (ja) * | 1988-03-25 | 1989-10-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4456966A (en) | Memory system with flexible replacement units | |
| US5506815A (en) | Reconfigurable multi-user buffer memory particularly for signal processing system | |
| EP0638868A2 (en) | A variable accuracy indirect addressing scheme for SIMD multi-processors and apparatus implementing same | |
| EP0843261A3 (en) | Virtual channel memory system | |
| JPS6027964A (ja) | メモリアクセス制御回路 | |
| EP0010185B1 (de) | Virtuell-Adressiervorrichtung für einen Computer | |
| EP0136178A3 (en) | Automatic memory board reconfiguration | |
| CA2036342A1 (en) | Process and apparatus allowing the real-time distribution of data for control of a patterning process | |
| EP0403729B1 (en) | Digital-signal processing apparatus | |
| CA1140268A (en) | Addressing range expansion | |
| US3845425A (en) | Method and apparatus for providing conditional and unconditional access to protected memory storage locations | |
| JPS59110089A (ja) | 分割セグメント管理方式 | |
| MX9702495A (es) | Un sistema de memoria extendido de arquitectura de harvard. | |
| JPS5713561A (en) | Memory device | |
| CA1250370A (en) | METHOD AND DEVICE FOR ACCESSING A MEMORY BY TABLE TRANSFORMATIONS | |
| JPS6216289A (ja) | 読出し専用メモリ | |
| EP0004775A2 (en) | Microprocessor including a plurality of communication processors | |
| GB1591427A (en) | Circuit for rearranging word bits | |
| JP2841432B2 (ja) | データ転送装置 | |
| JPH01142849A (ja) | 加入者線信号装置 | |
| SU1315986A1 (ru) | Устройство дл управлени обменом | |
| JPS6143367A (ja) | レジスタ制御方式 | |
| JPS6221476B2 (ja) | ||
| JPS61105788A (ja) | マイクロコンピユ−タシステムのアドレス選択回路 | |
| JPS6289158A (ja) | 複数プロセツサによるアドレスバス制御方式 |