JPS5910997A - 電子楽器におけるエンベロ−プ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は電子楽器の出力楽音のエンベロープを制御する
電子楽器におけるエンベロープ制御方式電子楽器に於い
てエンベロープは梨音を構成する上で極めて重要な要素
となるものであるが、従来の電子楽器はアナログ的手法
を用いて設計されているのが多く、従ってエンベロープ
もＣＲ時定数で回路構成したり、あらかじめエンベロー
プ波形を記憶装置に設定しておく構成で行われるもので
ある。しかし、このような構成では楽器に対応して複数
個のＣＲ回路や記憶装置を必要とすることになり回路構
成が複雑にならざるを得ずコスト的にも高価になるもの
であった。

本発明は上記の点に鑑みて成されたもので、エンベロー
プを複数のステータスに分割し、時間と共にレベルが変
化するステータスに対して、その時間間隔を決定するデ
ータを設定し、このデータに従って、演算速度を制御し
て演算回路よりエンペローフ゛を出力し、楽音のエンベ
ロープを制御するようにした′重子楽器におけるエンベ
ロープ制御方式を提供するものである。

以下、図面に基づいて本発明の一冥施例を詳細に説明す
る。

第１図は本究明に係る全体構成を示すもので、１は、第
２図の如く多数の演奏用キーが配列されたキープ）　Ｉ
Ｊラックス、この場合８４個のキーが１２列７行に配列
されてなる。２はクロックパルスＣＰＩを計数する８４
進の計数回路であり、４ピツト１２進のバイナリの列計
数回路２ａ及び８ビツト７進のバイナリの行計数回路２
ｂとから構成され、列計数回路２ａの各ビット出力は音
階デコーダ８へ、行計数回路２ｂの各ビット出力はオク
ターブデコーダ４に供給され逐次タイミング信号を発生
する。

前記マトリックス回路１の詳細は第８図に示されるもの
で、８４個のキーは音階デコーダ８からの１２本の入力
ライン１−１、・・・・・・、１−１２及び出力ライン
１−１８、・・・・・・、１−１９に結合される。そし
て、前記出力ライン１−１８、・・・・・・、１−１９
はオクターブデコーダ４の各出力ライン１−２０、・・
・・・・、１−２６と論理積接続されるアンド回路１−
２７、・・・・・・、１−８８を介してオア回路１−８
４に接続され、前記キーが操作された場合にオクターブ
タイミング信号に対応した音階デコーダ３からの操作タ
イミング信号をこのオア回路１−８４より出力するもの
である。１だ、列計数回路２ａの４及び８ウエイトのビ
ットｗ出力はアンド回路５に結合され、その出力の立上
り時に列Ｍ１数回路２ａをリセットすると共に行計数回
路２ｂに「＋１」歩進信号を供給し、行計数回路２ｂの
各ビット段出力はアンド回路６に結合されその出力の立
上り時にこの行計数回路２ｂをリセットするように言」
数動作する為、列計数回路２ａ、行計数１０１路２ｂは
夫々１２進、７進で計数動作されるものである。

前記計数回路２の各ビット段出力は７ビツトパラレルの
第１のレジスタ７及び一致回路８に後述するアンド回路
９からの出力信号に同期して供給され、さらに、この第
１のし？スタフの各ビット段出力は７ビツトパラレルの
第２のレジスタ１０及び前記一致回路８に後述するアン
ド回路１１かヱ らの出力信号に同期して供給さるものである。この第２
のレジスタの７ビツトパラレル数値情報は音高クロック
制御回路１２に供給され、ここでは前記数値情報に基づ
く音高に対応した周波数のクロック信号をアドレス制御
回路１８にアドレスステップ信号として供給し、楽音波
形記憶装置ｄＩｔ、１４に記憶されている楽音波形をア
ドレスステップ毎に読み出すようにするものである。

前記楽音波形記憶装置１４は第４図に示した半波の楽音
波形をディジタル的に記憶する例えばＲＡＭ（ランダム
・アクセス・メモリ）から構成されるもので、例えば２
６６（ステップ）Ｘｌｌ（ビット）＝２８１６（ビット
）の記憶容諷を有するものとする。一方、アドレス制御
回路は第５図に示されるもので、「０」からｒ　２５５
Ｊの２５６ステツプのバイナリ計数状態を得る８ビツト
のアップ・ダウン計数動作するアドレスカウンタ１８−
１が設けられている。即ち、このアドレスカウンタ１８
−１は「０」から「２５５Ｊ計数状態迄順次アップ方向
に計数されて楽音波形記憶装置１４に記憶されている半
波の楽音波形を読み出した後ダウン方向に「２５５Ｊか
ら「０」計数状態迄順次指定して逆方向に楽音波形を読
み出すことによって求める全波の楽音波形を読み出し出
力するように動作するものである。従って、音昼クロッ
ク制御回路１２からの指定された音高に対応する周波数
のクロック信号（第６図（ａ）参照）がアドレスカウン
タ１８−１に供給されると前記楽音波形記憶装置１４は
順次アップ方向にアドレスステップされる。そして、ア
ドレスカウンタ１８−１が第６図に示す如（「２５５Ｊ
計数状態になると第６図（ｂ）の如くキャリー信号がオ
ア回路１８−２に供給される為、ディレードフリップフ
ロップ（以下ＤＦ’／、Ｆと称呼する）回路１８−８の
見ＩＩ出力及び演奏指令が与えられているアンド回路１
８−４が開かれ、その出力信号がＤＦ／Ｆ田１路１８−
５に印加される。このＤＦ／Ｆ’回路１８−５＋１前述
した音高クロック信号をインノく一夕１８−６で反転し
た出力信号の立上り時にＱｌｉｌｌ出力より信号を発生
し、アドレスカウンタ１８−１に第６図（Ｃ）のグロ（
ダウン指令信号を供給する。また、このタイミング信号
は前記オア回路１Ｂ−２に帰還されると共にアンド回路
１３−７の入力端にも１０加される。そして、ダウン指
令信号に基づくアドレスカウンタ１８−１のダウン計数
動作時にこのアドレスカウンタ１８−１が「０」計数状
態になると、オア回路１８−８′７ａ１′介してインノ
く一タ１８−９力為ら第６図（ｄ）の如く「０」検出信
号力に得られアンド回路１Ｂ−７に印加される。この時
、アンド田１路１８−７にはＤ　Ｆ’　／　Ｌ”回路１
８−８の″Ｑ仰１カ・らの４１号も印加されているため
、このアンド回路１８−７は開かれ、その出力信号をま
Ｄ　ｂ’　／　Ｆ回路１８−８のデータ入力端に印加さ
れ音高クロック信号に同期してその出力状態が反転され
Ｑｌ＋出力より第６図（ｅ）の如くＳ信号を得る。この
Ｉ）　Ｆ”　／　Ｆｍｌ路１８−８のｑ測用力信号はゲ
ートｍ＋路１５に印加されている為、前記Ｓ信号出力時
はゲート出力を禁止し「０」出力状態とするものである
。即ち、アドレスカウンタ１８−１はダウン指令によっ
て第６図（ｅ）出力時には「０」計数状態から「２５５
」計数状態になるが、この時点ではゲート回＃！ｒ１５
からの出力が禁止されることになる。そして、Ｄ　Ｆ　
／　Ｆ回路１８−８のＱ側出力端からＳ信号が出力され
ることによりアンド回路１８−４．１８−７の出力が禁
止され、第６図（Ｃ）の様に再びダウン指令からアップ
指令に変わる為アドレスカウンタ１８−１はアップ方向
に計数動作され「０」計数状態から計数歩進される。従
って、第４図の如く、楽音波形記憶装置１ｉｉｉｔ１４
に記憶されている半波の楽音波形をアドレスカウンタ１
８−１のσ「数状態を「０」→「２５５Ｊ→「０」と順
次アドレス指定して全波の楽音波形として読み出すもの
であるが、この１サイクル後に再び繰り返し読み出す場
合には「０」→「２５５Ｊ→「０」「０」→「２５５」
・・・・・・・・・の如く「０」アドレスを連続して指
定しなければならないために前記Ｄ　Ｆ　／　Ｆ回路１
８−８によるＳ信号を設けて１ステップ追加回路が必壺
となるものである。また、前記アドレス制御回路１８か
らのダウン指令信号はＤ／Ａ変換回路１６に極性反転信
号として供紬され、アドレスカウンタ１８−１のダウン
計数動作に読み出される楽音波形の逆性な反転するよう
に制御すると共にここで楽音波形記憶装置１４からゲー
ト回路１５を介して読み出されたディジタル値がアナロ
グ量に変換されるものでろろ。

尚、楽音波形記憶装置１４には半波を記憶するようにし
たが、これは勿論全波の楽音波形としてｉ己憶するよう
にしてもよいもので、こσ）場合記憶容量、アドレスス
テップ数が増大するがアドレス制御回路１８の構成を簡
略化することができ、アドレスカウンタ１３−１のダウ
ン方向制御は必要なくなるものである。

また、演奏時に前記キーマトリックス回路１のオア回路
１−８４から出力される操作されたキーに対応するタイ
ミング信号はオア回路１７を介してキーの数に対応した
記憶ビット数を有する８４ビツトのシフトレジスタ１８
の対応する記ｔｔヒ’／ト位置に記憶される。このシフ
トレジスタ１８は前記クロック信号ＣＰＩに同期して順
次シフト動作されるもので、このシフトレジスタ１８か
らの出力信号は後述する２　０　ｍ　ｓの計測カウンタ
２０からの出力信号が供給されるアンド回路１９を介し
てオア回路１７に帰還される。

２１は「０」、「１」、「２」の出力より計数値信号を
順次出力−′ｆる８進の計数回路で、その「１」出力は
前記アンド回路１１の第１入力端に、「２」出力はアン
ド回路２２の第１入力端に、「０」出力は前記アンド回
路９の第１入力端に接続され、「０」、「１」、「２」
出力１瞭にゲート制御されるようになる。アンド回路９
の他方入力端には前記オア回路１７から出力信号が接続
されその出力信号はオア回路２８の第１入力端に、アン
ド回路２２の第２入力端には前記一致回路８の一一致出
力信号がＭＭされその出方信号はオア回路２８の第２入
力端に、またアンド回路１１の第２入力端には後述する
１　６ｍｓの計測カウンタ２４がらの出力信号を、第８
入力端には前記アドレス制＃回路１８からの第６図（ｅ
）に示した８信号又はスタート指令が印加されその出力
信号はオア回路２８の第８入力端に結合され、とのオア
Ｄ１１２８ｆ７）出力信号によって８改のカウンタ２１
が計数歩進されるようにしてなる。なお、ＣＰｌ、ＣＦ
２、後述のＣＦ２のクロック周波数は、特に限定される
ものではないが、本実施例では、Ｃ１’１は６４ＫＨ２
（１５，６２Ｊ）μ８）のクロックであり、ＣＰｌを計
数する計数回路２のキースキャンの１周期は１５．６２
５μ５Ｘ８４＝＝１．８１２５ｍ５である。ＣＦ２はＣ
Ｐｌを６４分周して得られたＩＫＨｚ（１ｍｓ）のクロ
ックであり、計測カウンタ２４は５ピツトで構成されＭ
ＳＢの半周期（即ちクリア状態からＭＳＢが１になるま
での時間）は１６ｍｓとなる。計測カウンタ２ｏも同様
に６ビツトで構成しカウンタｆｌｆｔのｌ０１００（１
０進で２０）をデコードした出方をインバータ８１とア
ンドω１路１９に接続してキーオン後２０ｍ５の４ｓ号
を得る。

前記１６ｍｓの計測カラ／り２４はアンド［田路１１か
らの出力によってクリアされると直ちＫその初期状態か
らアンド回路２５を介して出方されるクロック信号ＣＰ
２を計数し、１６ｍｓ経過後に出力信号を得るもので、
その出方信号はインバータ２６を介してアンドＩｎｌ路
２６に結合し計測状態を停止するようになる。

即ち、この１６　ｍ　ｓの計測カウンタ２４は和音演奏
として同時＃ＦＥ操作された辿数の音高指定の人々に対
応して１６ｍ５経過毎に順次切り替え時分割的に楽音波
形を、対応する音高クロック信号に従って読み出し出力
するように制御するものでろり、しかもこの場合、１６
ｍ５経過後であって直且つアドレスカウンタ１Ｂ−１の
計数状態が第６図（ｅ）　Ｋ示したｓ（ｌ！ｉ号が発生
された時点で切替え制御されるようになるものである。

また、前記キーマトリックス回路１のオア回路１−８４
から出力された操作キーに対応したタイミング信号はア
ンド回路２７の一方入力端に供給され、また他方入力端
には前記シフトレジスタ１８からの出力信号がインバー
タ２８を介して供給される。そしてアンド回路２７の出
力信号は後述するエンベロープ回路２９にアタック（ｇ
号として供給されると共に前記計測カウンタ２０をクリ
アするようにしてなる。この計測カウンタ２０はクリア
されると直ちにその初期状態からアンド回路８０を介し
て出力される前記クロック信号ＣＰ２を１・数し２０　
ｒｎ　ｓ経過後に出力信号を得るもので、その出力信号
はインバータ８１を介してアンド回路８０のゲート禁止
信号となるものでろる。即ち、演奏時に操作されたキー
のタイミング信号を記憶している８４ビツトのシフトレ
ジスタの中から、最つとも直前に操作されたキー人力の
瞬間から２０ｍ５の間に操作されていないキーに対して
はその記憶値をシフトレジスタ１８から消去するように
するものである。

更ニ、エンベロープ回路２９がらの工／ペロープ信号は
Ｄ／Ａ変換回絡８２を介して、前述した楽音波形の読み
出し出力が供給されるＤ／Ａ変換回路１６の出力と共に
アナログ乗算及び増幅回路８８に印加され、ここで最終
的に音色を伴った音高を作成し、スピーカ８４から楽音
として出力するようにしてなる。

また、キーマトリックス回路ｌのオア回路１−８４から
出力される操作タイミング信号はカウンタ８５で計数さ
れ、その計数値は計数回路２のキャリー信号でレジスタ
８６にプリセットされると共に遅延回路８７を介した信
号でこのカウンタ８５はクリアされる。そして、レジス
タ８６の出力値は前記アナログ乗算及び増幅回路８８に
供給されるものである。即ち、このカウンタ８５は同時
押圧操作されたキーの数を計数回路２の１サイクル中に
計数するもので、その計数値に対応した値によって貴意
制御をも行うようにするものである。

第７図は前記エンベロープ回路２９の具体例を示すもの
である。エンベロープは第８図に災線で示す包絡線を成
すもので一般にはアタ・ツクステータス、デイケイステ
ータス、サスティンステータス、リリースステータスを
有すものである６本実施例では、演奏時に先だってあら
かじめこれら各ステータスに対しアタックタイム、ディ
ケイタイム、サスティンレベル、リリースタイムを任意
数値設定するもので、その為に「０」、・・・・・・、
「１６」の１６個のキーを有するキー人力装置２９−１
が設けられている。これらキー「０」、・・・・・・、
「１５」はアタックタイム、ディケイタイム、サスティ
ンレベル、リリースタイムのＩｌｌに操作４旨定される
もので、それら数値はデコーダ２９−２で数値コード化
されオア回路２９−８、・・・・・・、２９−６を介し
てシフトレジスタ２９−７に入力される。このシフトレ
ジスタ２９−７は４ピ゛ントノくラレルの記憶要素２９
−８、・・・・・・、２９−１１２９−１１ｄｉ１．・
・・・・・、２９−６に帰還されるよりになっている。

一方、キー人力装置ｔ２９−１力為らキー操作毎に出力
される操作信号はオア回路２９−１２を介しディレニド
フリラグフロップ（以下ｂ　ｂ”／Ｆと称呼する）回路
２９−１８に印加されクロック信ぢＣＦ２に同期してＱ
側から出力されるものである。従ってＤＦ／Ｆ泊１略２
９−１１７）Ｑ９１１＋出力とオア回路２９−１２の論
理積を得るアンド回路２９−１４からは立上り時にワン
ショット信号が発生しオア回路２９−１５の第１入力端
に供給される。このオア回路２９−１５の出力は前記シ
フトレジスタ２９−７にシフト信号として印加されると
共にこのシフトレジスタ２９−７のシフト動作に同期し
て計数される４進のカウンタ２９−１６に計数歩進信号
として印加される。

即ち、キー人力装置２９−１でアタックタイム、ディケ
イタイム、サスティンレベル、リリースタイムを指定す
る為に操作されたキーに対応する数値コードが最終的に
、記憶要素２９−１１にアタックタイム、記憶要素２９
−１０にディケイタイム、記憶要素２９−９にサスティ
ンレベル値及び記憶要素２９−８にリリースタイムとし
て記憶されるようになる。

前記カウンタ２９−１６は８ビツトの第１％第２、第８
記憶豊索と、その各ビット出力なオア回路２９−１７、
インバータ２９−１８を介して第１記憶要素の入力側に
帰還する様に構成されており、インバータ２９−１８の
出力をａ、カウンタ２９−１６の第１記憶要素の出力を
す、第２記憶要素の出力なＣ，＠８記憶要素の出力なｄ
とすると、初期状態では各ａ、ｂ、ｃ、ｄ出力は「１０
００Ｊ状態であり、オア回路２９−１６からの計数歩進
信号が印加される毎に順次「０１００」、ｒｏｏｌｏＪ
、「０ＯＯＩＪと変化するものである。

前記シフトレジスタ２９−７の記憶要素２９−８の各ビ
ット段出力はデコーダ２９−２０でデコードされ、数値
コードの小さい順にｒｌＪ、・・・・・・、「１６」の
出力を与えるようになる。一方、前記クロック信号ＣＰ
８は１６ビツトのバイナリ計数回路２９−２１で計数さ
れ、各ビット出力は前記デコーダ２９−２０の各出力「
１」、・・・・・・、「１６」とアンド回路２９−２２
、・・・・・・、２９−８７で論理積結合されるように
なる。そしてアンド（ｒ３１路２９−２２、・・・・・
・、２９−８７の各出力はオア回路２９−８８を介して
アンド回路２９−８９の一方入力端に接続されると共に
ＩＪＦ／Ｆ回路２９−４０にも印加されクロック信号Ｃ
Ｐ８に同期して前期バイナリ計数回路２９−２１をクリ
アするものである。即ち、前記バイナリ計数回路２９−
２１はデコーダ２９−２０において指定された出力まで
クロック信号ＣＰ８を計数するように動作する為、デコ
ーダ２９−２０の出力によって異なる時間測定値が得ら
れることになる。

アンド回路２９−８９から得られる時間計測クロック信
号はアップ・り′ラン計数動作される５ピツトのバイナ
リ計数回路２９−４１に計数歩進信号として供給される
。このバイナリ計数回路２９−４１は通常はアップ方向
に計数されるが前記４進のカウンタ２９−１６の第１記
憶要素のｂ出力以外ではインバータ２９−４２を介した
ダウン指令によってダウン方向に計数されるものである
。

また、バイナリ計数回路２９−４１の「２」、「４」、
「８」、「１６」の各ピット段出力はシフトレジスタ２
９−７の６己憶要素２９−１１の出力と一致回路２９−
４８で一致が得られるようになると共に、全ビット段出
力は第１図に示したＤ／Ａ変換回路８２に供給されるよ
うになる。そして、この一致回路２９−４８からの一致
信号は前記４進のカウンタ２９−１６の第２記憶要素の
Ｃ出力と共にアンド回路２９−４４に入力され、−にこ
のアンドＩ用路２９−４４の出力はインバータ２９−４
５を介して前記アンド回路２９−８９［ゲート禁止信号
として供給される。

演秦時に操作されたギーに応合して第１図に示したアン
ド回路２７から出力されるアタック信号は第７図のエン
ベロープ回路２９のアンド回路２９−４６の第１入力端
に印加される。またこのアンド回路２９−４６の第２入
力端には前記クロック信号ＣＰ８が、駆３入力端には前
記インバータ２９−４２の出力が結合されている為、ア
タック信号が印加されると、アンド回路２９−４６が開
かれオフ回路２９−１５を介してシフトレジスタ２９−
７にシ”ｙト信号が供給され記憶要素２９−１１にあら
かじめ記憶されているアタックタイムの数値コードがオ
ア回路２９−８、・・・・・・、２９−６を介して記憶
要素２９−８にシフトされその数値コードがデコーダ２
９−２０に印加されると共にカウンタ２９−１６が歩進
しｌ’−０１００Ｊ伏態となる。そして、デコーダ２９
−２０でアンド回路２９−２２、・・・・・・、２９−
８７の１つが選択され、数値に対応する時間計数毎に出
力されオア回路２９−８８、アンド回路２９−８９を介
してバイナリカウンタ２９−４１で計数される。このバ
イナリカウンタ２９−４１が第８図に示した最大レベル
値の８１になるとアンド回路２９−４７か　　　。

ら出刃信号が得られ、オア回路２９−１２を介してＤＦ
／Ｆ’回路２９−１８がセットされる。従って、前述し
た如くアンド回路２９−１４、オア回路２９−１５を介
してシフト信号が出力される為シフトレジスタ２９−７
の記憶要素２９−８にはディケイタイムがシフト記憶さ
れるようになると共にカウンタ２９−１６は「００１０
」状態となる。この為、バイナリカウンタ２９−４１に
はダウン指令が併給され、記憶要素２９−８のディケイ
タイムの設定数１直に対応した計測時間に応じて計数値
「８１」より「−」計数動作されるようになる。そして
、このダウン計数動作時にシフトレジスタ２９−１１に
記憶されているサスティンレベルの設定数１１ｆとバイ
ナリカウンタ２９−４１の計数値とが一致すると一致回
路２９−４８から一致出力が得られ、アンド回路２９−
４４、オア回路２９−４５を介してアンド回路２９−８
９は禁止され計数動作が浄上保持されるようになる。

このサスティンレベル値は別に設けられるリリース釦の
操作によって解除されるもので、即らリリース釦を操作
するとその操作信号がアンド回路２９−４８の第１入力
端に供給される。このアンド回路２９−４８の第２入力
端には前記クロック信号ＣＰ８が、第８入力端にはオア
回路２９−１７の出力が印加されるため、その出力より
オア回路２９−１５を介してクロック信号ＣＰ８がシフ
トレジスタ２９−７、カウンタ２９−１６に印加される
。従って、このクロック信号ＣＰ８が２発印加されると
前述の段階で記憶要素２９−１０にシフト記憶されてい
るリリースタイムの設定数値が記憶要素２９−８に記憶
されデコーダ２９−２０に出力されると共にオア回路２
９−１７の出力が「０」になりアンド回路２９−４８の
ゲートが禁止されるようになる。

そして、バイナリカウンタ２９−４１がオア回路２９−
４９、インバータ２９−５０により「０」状態が検出さ
れるとタ゛ウン指令信号が結合されるアンド回路２９−
５１、インバータ２９−５２を介して前記アンド回路２
９−８９が禁止され計数ストップ状態となる。また、前
記シフトレジスタ２９−７、カウンタ２９−１６及びバ
イナリカウンタ２９−４１には初期設定の為のクリア信
号が印加されるものである。

なお、ＣＦ２はＣＰＩを２分周した８２ＫＨｚ（８１，
２５μｓ）のクロックで、オア回路２９−８８の出力に
はアタックタイム、デイケイタイム、リリースタイムの
設定値「０」、・・・・・・、「１５」に応じてそれぞ
れ６２．５μｓ、１２５μｓ・・・・・・１０２４ｍ５
．．２０４Ｂｍｓの周期のクロックが得られる。従って
、バイナリカウンタ２９−４１にてこのクロックがカウ
ントされるため、例えはキーオンからアタック状態が終
了（ディケイが始まる）までの時間はそれぞれ２ｍｓ、
Ａｍｓ方式についての動作について説明する。

筐ず、演奏に先だって、第８図に示されたｆ量エンベロ
ープに従って、あらかじめ第７図のシフトレジスタ２９
−７にアタックタイム、ディケイタイム、サスティンレ
ベル及びリリースタイムが数値化して各記憶要素２９−
１１．２９−１０．２９−９．２９−８に順次記憶して
おくものである。

即ち、キー人力装置２９−１において、アタック、ディ
ケイ、サスゲイン、リリースの順に「０」・・・・・・
「１５」のキーの１つが順次選択操作されるもので、例
えは「５」、「２」、「８」、「４」の数値が指定され
るものとすると先ず数値「５」がデコーダ２９−２でコ
ード化される。一方、このキー操作によりキー操作信号
がオア［Ｈ１路２９−１２を介してアンド回路２９−１
４、ｌ）　Ｆ　／　Ｆ回路２９−１８に印加される為、
アンド回路２９−１４からはワンショット信号が出力さ
れオア回路２９−１５を介してシフトレジスタ２９−７
に７７ト指合として供給される。従って、デコーダ２９
−２で数値コード化されたｒｌｏｌｏＪがオア回路２９
−８、・・・・・・、２９−６を介して記憶要素２９−
８に記憶される。次に、数値「２」の操作によりコード
化された「０１００」かオア回路２９−１５が出力され
るシフト化合に基づいて記憶要素２９−８に記憶され、
先のコード化数値「５」は記憶要素２９−９にシフト記
憶される。以下順次数値「８」、「４」が同様の動作で
シフトレジスタ２９−７に入力され、最終的に記憶要素
２９−８にコード化数値「４」、記憶要素２９−９にコ
ード化数値「８」、記憶要素２９−１０にコード化数値
「２」、記憶要素２９−１１にコード化数値「５」が記
憶保持されるようになる。デコーダ２９−２０の出力１
、・・・・・・、１６は前記数値「０」、・・・・・・
、「１５」の小さい数値から順に対応してデコードされ
るもので、数値の小さいものほど速い繰り返し速度でク
ロック信号ＣＰ８を計数するようになる。

そし、て、第８図に示したキーマトリックス回路１にお
いて、向奏の際にＸキーを操作したと１ろとそのタイミ
ンク信号が第９図から解るように８４ビツトのシフトレ
ジスタ１８の「４」ビット位置に侶号有の「１」信号と
してクロック信号ＣＰ１によるシフト動作に同期して記
憶されろ。一方、このＸキーの操作タイミンク信号はア
ンド回路２７を介してエンベロープ回路２９のアンド回
路２９−４６の入力にアタック信号として供給される。

この為、シフトレジスタ２９−７の記憶要素２９−１１
に記憶されているアタックタイムの数１丘が化１意要素
２９−８にシフトされその出力よりデコーダ２９−２０
に供給される。従って、設定された数値に対応したデコ
ーダ出力、例えば「５」の場合にはバイナリ計数…１路
２９−２１で１６発のクロック信号ＣＰ８を計数した時
点でアンド回路２９−２６から出力信号が得られ、この
出力信号はオア回路２９−８８、アンド回路２９−８９
を介してバイナリカウンタ２９−４１をｒ＋ＩＪｉＨ’
数歩進しアタックタイムが立上るようになる。また前記
アンド回路２９−２６からの出力信号はＤＦ／Ｆ回路２
９−４０に印加されバイナリ計数回路２９−２１をクリ
アする為、再び初期状態からクロック信号ＣＰ８を計数
することになる。このようにしてアンド回路２９−２６
は１６発のクロック信号ＣＰｓを計数する毎にバイナリ
カウンタ２９−４１を計数値ｒ８１Ｊ（１１１１１）に
なる迄歩進する。計数値「８１」になるとアンド回路２
９−４７から出力信号が得られオア回路２９−１２に供
給されることによりオア回路２９〜１５からシフト信号
が発生される為、記憶要素２９−８にディケイタイムの
設定数値「２」がシフト記憶される。この時、カウンタ
２９−１６ハＣＩｉｌ力に信号が有る為インノく一タ２
９−４２からタ゛ウン指令信号がバイナリカウンタ２９
−４１に供給される。このディケイタイム時においても
前記アタックタイムと同様の動作でノくイナリ計数回路
２９−２１は指定された数値「２」に対応したデコーダ
の出力に相当する繰り返し周期でクロック信号ＣＰ８の
計数動作を行ない、この場合にをま、ノ（イナリカウン
タ２９−４１を「８１」計数値よりダウン計数動作する
ようになるものである。

このディケイタイム時において、再び演奏キー操作によ
りアンド目１路２７からアタ・ンク信号力Ｓエンベロー
プ回路２９のアンド回路２９−４６に巨口加されると、
このアンド回路２９−４６カｘらクロック信号ＣＰ８が
出力されオア回路２９−１５を介してシフトレジスタ２
９−７にシフト指令を、カウンタ２９−１６に計数歩進
信号を供給する。

この時、カウンタ２９−１６は「００１０」状態である
ため、アンド回路２９−４６＆まこのカウンタ２９−１
６が「０１００」状態になるまでクロック信号ＣＰ８を
出力（この場合８発）することになり、当然シフトレジ
スタ２９−７に８発のシフト指令が供給され記憶要素２
９−８には再びアタックタイムの設定数値「５」がシフ
ト記憶されろ。

従って、第８図の点線から解るようにディケイタイムの
途中から再び音量の立上り状態に設定され、前述した如
く、アタックタイムの設定数値「５」に対応した計測時
間に従ってバイナリカウンタ２９−４１はアップ方向に
計数値「８１」迄歩進されるようになる。バイナリカウ
ンタ２９−４１は計数値「８１」になると再びディケイ
タイムが設定され、前述の如くダウン方向に計数される
。

そして、バイナリカウンタ２９−４１の計数値がこのデ
ィケイタイム時のダウン計数動作時に記憶要素２９−１
１にシフト記憶されているサスティンレベル数値「８」
と一致すると一致回路２９−４８から出力信号に応答−
してアンド回路２９−８９のゲートが閉じられ計数動作
は停止する。

このサスティンレベル時において再び演奏キーの操作に
よりアンド回路２７からアタック信号がエンベロープ回
路２９のアンド回路２９−４６に印加されると、カウン
タ２９−１６の「０１００」状態になるまで、クロック
信号ＣＰ８がオア回路２９−１５より出力（この場合８
発）され、再び記憶要素２９−８にアタックタイムの設
定数値「５」がシフト記憶されるようになり第８図の点
線で示した如くサスティンレベルから再び音量の立上り
状態に設定される。そして、前述の如く動作が繰り返さ
れ、バイナリカウンタ２９−４１は計数値「８１」にな
る迄アップ方向に計数動作され、その後ディケイタイム
に移行するものである。

そして、このサスティンレベル状態においてリリース釦
が操作されるとアンド回路２９−４８よりクロック信号
ＣＰ８が２発出力されることになり、記憶要素２９−８
にはリリースタイムの設定数値「４」がシフト記憶され
るようになる。従って、前述のアタック、ディケイの場
合と同様に、ＩＪ　ＩＪ−スタイムの数随に対応した計
測時間に応じてバイナリカウンタ２９−４１は「０」計
数値迄ダウン方向に計数動作される。また、リリースタ
イム時において、再び演奏キーの操作によりアタック信
ぢがアンド回路２７より出力されアンド泊１路２９−４
６に印加された場合にも音電の立上り状態に設定するこ
とができるものである。

従って、前記バイナリカウンタ２９−４１のデイジメル
計数値が第８図に示すような音量エンベロープの制御信
号としてＤ／Ａｉ換回路８２に供給されアナログ量に変
換され音量を制御するようになるものである。

尚、第７図においてはキー人力装置ｔ２ｅ−１を用いて
数値キー圧てＡＤＳＲを数値設定するようにしたが、ダ
イヤル設定方式でも、また）ＬＯＭ（リード・オンリ・
メモリ）にあらかじめ必要な複数のエンベロープのＡ　
Ｄ　Ｓ　Ｒの数値を記憶するようにし、所望のアドレス
を指定するように栴成し。

でもよい等種々変更可能なものである。また、シフトレ
ジスタ２９−７もビットパラレル構成に限られるもので
はなくピットシリアルに構成してもよいし、その他のメ
モリを用いてもよいものでろこ る。四に、バイナリ計数回路２９−２１構成も笑施例に
限らず例えば第１０図の如くであってもよい、即ち、第
１０図について簡単に説明する。り、ロック信号ＣＰ８
を計数する５ビツトのバイナリカウンタ８８を設け、各
ビット段出力及びそのイの１サイクル計数値「３２」に
対して順次１６、力はオア１０１路４７を介してアンド
回路４８に供給される。従って、このアンド回路４８か
らは指定されたデコーダ２９−２０の出力に対応した数
だけのクロック信号ＣＰ８が出力されるようになり、第
７図のアンド回路２９−８９に印加される。また、第１
１図の如く構成することもできる。即ち第７図のバイナ
リ計数回路２９−２１の各出力をデコーダ４９でデコー
ドした出力と前記シフトレジスタ２９−７の記憶要素２
９−８の出力とを一致回路６０にて一致検出するように
してもよい。

そして、一致検出毎にバイナリカウンタ２９−２１をク
リアするようにする。

その他本実施例に基づく回路ｆＩｔｔ成は本発明の要旨
を逸脱しない範囲で檀々変更が可能なことはもちろんで
ある。

以上詳述した如く本発明によれば、エンベロープを複数
のステータスに分割し、時間と共にレペ７　ルが変化す
るステータスに対しては、その時間間隔を決定するデー
タを設定する設定手段と、この設定手段から設定される
データに従ってその演算速度が制御されて当該ステータ
スのエンベロープを出力する演算手段とを具備し、この
演算手段から出力されるエンベロープにて、出力楽音を
制御してなる電子楽器におけるエンベローフ゛制御方式
を提供したから、簡単なディジタル回路（構成でエンベ
ロープ−］何が行なえ、しかも、各ステータスのうち時
間と共にレベルが変化するステータスでは、その時間幅
が自由に制御し得るため、槙々の楽音を得るには好都合
である。

【図面の簡単な説明】

第１図は本発明に係る全体構成図、第２図は演奏キーボ
ードを示す図、第８図はキーマトリックス回路の詳細図
、第４図は楽音波形を示す図、第５図は楽音波形の読み
出しアドレス制御回路の詳細図、第６図は第５図の動作
説明図、第７図はエンベロープ回路の詳細図、第８図は
エンベロープ波形説明図、第９図はキー操作タイミング
を説明する図、第１０図は第７図のエンペロー１回路の
一部を示す他の実施例を示す図、第１１図は同じく他の
実施例を説明する図である。 １・・・・・・キーマトリックス回路　２９・・・・・
・エンベロープ回路　２９−１・・・・・・キー人力装
置２９−７・・・・・・シフトレジスタ ２９−１６・・・・・・カウンタ　２９−２０・・・・
・・デコーダ　２９−２１・・・・・・バイナリ計数回
路２９−２２、・・・・・・、２９−８７・・・・・・
アンド回路２９−８９・・・・・・アンド回路 ２９−４１・・・・・・バイナリカウンタ２９−４８・
・曲・一致回路 ２９−４６・・・・・・アンド回路 特許出−人 カジオ計算機株式会社 第２図 Ｆ：　Ｇ６８６０５ｇびｇ

Claims (3)

【特許請求の範囲】
1. （１）エンベロープを複数のステータスに分割し、時間
   と共にレベルが法化するステータスに対しては、その時
   間間隔を決定するデータを設定する設定手段と、この設
   定手段から設定されるデータに従ってその演算速度が制
   御されて当該ステータスのエンベロープを出力する演算
   手段とを具備し、こＩ７）演算手段から出力されるエン
   ベロープにて、出力楽音を制御してなる電子楽器におけ
   るエンベロープ制御方式。
2. （２）上記エンベロープは、アタック、ディケイ、サス
   ティン、リリースの４個のステータスに分割され、アタ
   ック、ディケイ、リリースの夫々のステータスに対して
   上記設定手段よりその時間間隔を決定するデータを設定
   するようにしてなる特許請求の範１１１１第１項記戦の
   電子楽器におけるエンベロープ制御方式。
3. （３）上記演算手段は計数手段より成り、上記設定手段
   から設定されるデータに従ってその計数速度が制御され
   て、当該ス１−タスのエンベローグラ出力するようにし
   てなる特許請求の範囲第１項あるいは第２項記載の電子
   楽器におけるエンベロープ制御方式。