JPS59105781A - 映像信号処理回路 - Google Patents
映像信号処理回路Info
- Publication number
- JPS59105781A JPS59105781A JP21573982A JP21573982A JPS59105781A JP S59105781 A JPS59105781 A JP S59105781A JP 21573982 A JP21573982 A JP 21573982A JP 21573982 A JP21573982 A JP 21573982A JP S59105781 A JPS59105781 A JP S59105781A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- video signal
- circuit block
- pin
- outside
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/14—Picture signal circuitry for video frequency region
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Receiver Circuits (AREA)
- Details Of Television Scanning (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はテレビ受偉機に使用される集積回路等の回路ブ
ロックに係り、特に該回路ブロックの外部端子として設
けた１つのピンを信号の導出と印加に共用する映像信号
処理回路に関する。
ロックに係り、特に該回路ブロックの外部端子として設
けた１つのピンを信号の導出と印加に共用する映像信号
処理回路に関する。
（ロ）従来技術
従来の集積回路（ＩＣ）においては、各種信号の印加及
び導出に関し、外部端子を個々に設け、該ＩＣの内部回
路によって処理していたので、ピン数も多くなり、又各
外部端子からＩＣチップまでの導線の距離も長くなるの
で、ＩＣ自体の小型化の障害にもなっていた。
び導出に関し、外部端子を個々に設け、該ＩＣの内部回
路によって処理していたので、ピン数も多くなり、又各
外部端子からＩＣチップまでの導線の距離も長くなるの
で、ＩＣ自体の小型化の障害にもなっていた。
（ハ）発明の目的
本発明は、ＩＣ等の回路ブロックにおけるピン数の削減
を図り、同一のピンで内部回路にて処理した信号を外部
に導出すると共に外部から信号を印加し得ることを目的
とする。
を図り、同一のピンで内部回路にて処理した信号を外部
に導出すると共に外部から信号を印加し得ることを目的
とする。
に）発明の構成
本発明は、集積回路等の回路ブロック内で生成された映
像信号又はクロマ信号を該回路プロソクの外部へ導出す
ると共に該回路ブロック外部から内部回路にフライバッ
クパルスを印加する端子を同一ビンで共用する構成であ
る。
像信号又はクロマ信号を該回路プロソクの外部へ導出す
ると共に該回路ブロック外部から内部回路にフライバッ
クパルスを印加する端子を同一ビンで共用する構成であ
る。
（ホ）実施例
第１図は、本発明の映像信号処理回路の一実施例、第２
図及び第３図は第１図において回路ブロック内から映像
信号を導出する場合の特性波形図を示す。
図及び第３図は第１図において回路ブロック内から映像
信号を導出する場合の特性波形図を示す。
図面において、■はＩＣ等の回路ブロックで、（２）は
複合信号印加用の外部端子としての第１ビン、（３）は
直流電源用外部端子としての第２端子（３）、アース用
外部端子としての第３端子（４）、信号導出用及び印加
用外部端子としての第４ピン（５）を有し、該回路ブロ
ックの内部には増幅膜鳴）、エミッタフォロア段（７）
、比較器但）、定電流源（９）、分圧回路■、負荷抵抗
（ロ）（２）を設けである。
複合信号印加用の外部端子としての第１ビン、（３）は
直流電源用外部端子としての第２端子（３）、アース用
外部端子としての第３端子（４）、信号導出用及び印加
用外部端子としての第４ピン（５）を有し、該回路ブロ
ックの内部には増幅膜鳴）、エミッタフォロア段（７）
、比較器但）、定電流源（９）、分圧回路■、負荷抵抗
（ロ）（２）を設けである。
外部端子としての第４ピン（５）には、抵抗（至）を介
してフライバンクパルス端子α尋及び信号導出端子（ト
）が接続されている。
してフライバンクパルス端子α尋及び信号導出端子（ト
）が接続されている。
次に本発明の動作について図面を用いて説明すると、第
１図において、第】ビン（２）に加えられた複合映像信
号（コンポジット信号）は増幅段（Ωより映像信号とし
て第２図の如く、負極性の信号が得られたときエミッタ
フォロア段（７）でインピーダンス変換される。
１図において、第】ビン（２）に加えられた複合映像信
号（コンポジット信号）は増幅段（Ωより映像信号とし
て第２図の如く、負極性の信号が得られたときエミッタ
フォロア段（７）でインピーダンス変換される。
このとき映像信号のダイナミックレンジは第２図のレベ
ル■えで、スレッショールドレベル■６を分圧回路りの
抵抗（ト）α力によって分圧した値となし、前記レベル
ＶＫ＜Ｖ８〈Ｖｃｃ（Ｖｃｃは第２ビンの直流電圧レベ
ル）に設定しておく。
ル■えで、スレッショールドレベル■６を分圧回路りの
抵抗（ト）α力によって分圧した値となし、前記レベル
ＶＫ＜Ｖ８〈Ｖｃｃ（Ｖｃｃは第２ビンの直流電圧レベ
ル）に設定しておく。
前記レベルの設定により、前記端子α→に印加されたフ
ライバンクパルス（Ｖア、）によつ℃、第３図に示す如
く、第４ピン（５）には、映像信号と前記フライバック
パルスが合成されて、第２ビン（３）に供給される直流
電源からの電圧のレベルＶｃｃによりクリップされた波
形が現われる。
ライバンクパルス（Ｖア、）によつ℃、第３図に示す如
く、第４ピン（５）には、映像信号と前記フライバック
パルスが合成されて、第２ビン（３）に供給される直流
電源からの電圧のレベルＶｃｃによりクリップされた波
形が現われる。
従って比較器（８）を構成するトランジスタ（ト）α呻
の一万α９に接続した負荷抵抗（６）の一端から前記合
成ｍ形におｉｎスレッショールドレベル■８にてスライ
スされたパルス（ｖＭＢ）が得られる。
の一万α９に接続した負荷抵抗（６）の一端から前記合
成ｍ形におｉｎスレッショールドレベル■８にてスライ
スされたパルス（ｖＭＢ）が得られる。
前記第４ピン（５）に現われる前記合成波形（第３図の
波形）は、水平ブランキング（帰線消去）が施された波
形であり、斯る信号を映像増幅段を介してブラウン管に
印加すれば、水平ブランキングが行えるので、別個に水
平ブランキング回路を設ける必要はない。
波形）は、水平ブランキング（帰線消去）が施された波
形であり、斯る信号を映像増幅段を介してブラウン管に
印加すれば、水平ブランキングが行えるので、別個に水
平ブランキング回路を設ける必要はない。
又前記比較器（段の負荷抵抗（６）の一端から得られろ
水平ブランキング信号は、同−ＩＣ内で他のブロックに
種々利用される。例えば回路ブロック内で、パーストゲ
ート回路におけろパーストゲートパルスとＡＮＤ（論理
積）をとることによりパーストゲートをとることも可能
となる。
水平ブランキング信号は、同−ＩＣ内で他のブロックに
種々利用される。例えば回路ブロック内で、パーストゲ
ート回路におけろパーストゲートパルスとＡＮＤ（論理
積）をとることによりパーストゲートをとることも可能
となる。
一方前記第４ピン（５）からは映像信号を導出する実施
例について説明したが、映像信号の代りにクロマ信号を
処理する場合、増幅段（旦）をクロマ増幅段となせば、
第４ピン（５）に前述と同様にフライバックパルスを印
加して合成すると、フライバンクパルスが水平同期期間
及びバースト期間もカバーした合成波形が得られる。
例について説明したが、映像信号の代りにクロマ信号を
処理する場合、増幅段（旦）をクロマ増幅段となせば、
第４ピン（５）に前述と同様にフライバックパルスを印
加して合成すると、フライバンクパルスが水平同期期間
及びバースト期間もカバーした合成波形が得られる。
（へ）発明の効果
本発面の映像信号処理回路によれば、集積回路（ＩＣ）
等の回路ブロックに複合映像信号を加えてその内部にて
増幅、直流再生等の処理を施された映像信号又は復調さ
れたクロマ信号を外部端子として設けたビンから導出す
ると共に外部から前記ビンに水平偏向回路から得たフラ
イバックパルスを印加することによって、合成波形を作
り、前記回路ブロック内で水平ブランキング信号が得ら
れるだけでなく、前記映像信号に水平ブランキングが施
せ、別個に水平ブランキング回路を構成する必要がない
。
等の回路ブロックに複合映像信号を加えてその内部にて
増幅、直流再生等の処理を施された映像信号又は復調さ
れたクロマ信号を外部端子として設けたビンから導出す
ると共に外部から前記ビンに水平偏向回路から得たフラ
イバックパルスを印加することによって、合成波形を作
り、前記回路ブロック内で水平ブランキング信号が得ら
れるだけでなく、前記映像信号に水平ブランキングが施
せ、別個に水平ブランキング回路を構成する必要がない
。
従って前記１ビンで信号を出力及び人力することが可能
となり、寅に水平ブランキング信号を極めて簡単な構成
で得ることができ、本発明は映像信号処理回路のＩＣ化
に寄与するところ大である。
となり、寅に水平ブランキング信号を極めて簡単な構成
で得ることができ、本発明は映像信号処理回路のＩＣ化
に寄与するところ大である。
なお本説明では帰線消去パルスとして、水平フライバッ
クパルスを用いた場合について主に説明したが、垂直帰
線消去パルスを印加しても同様な効果を得ることが可能
である。
クパルスを用いた場合について主に説明したが、垂直帰
線消去パルスを印加しても同様な効果を得ることが可能
である。
第１図は本発明の映像信号処理回路の一実施例、第２図
及び第３図は同映像処理回路の説明波形図を示す。 主な図番の説明 （１）・・・回路ブロック、 （２）・・・第１ピン、
（３）・・・第２ピン、（４）・・・第３ビン、 （
５）・・・第４ピン、僚）・・・増幅段、（７）・・・
エミッタフォロア段、（析・・比較器、 四・・・分圧
回路、 （ロ）・・・帰線消去パルス印加端子、 （イ
）・・・信号導出端子。
及び第３図は同映像処理回路の説明波形図を示す。 主な図番の説明 （１）・・・回路ブロック、 （２）・・・第１ピン、
（３）・・・第２ピン、（４）・・・第３ビン、 （
５）・・・第４ピン、僚）・・・増幅段、（７）・・・
エミッタフォロア段、（析・・比較器、 四・・・分圧
回路、 （ロ）・・・帰線消去パルス印加端子、 （イ
）・・・信号導出端子。
Claims (2)
- （１）集積回路等の回路ブロック内で生成された映像信
号又はクロマ信号を該回路ブロックの外部へ導出すると
共に該回路ブロック外部から内部回路に帰線消去パルス
を印加する端子を同一ピンで共用したことを特徴とする
映像信号処理回路。 - （２）一対の入力端子を有する比較手段と、該入力端子
の一方が接続されかつ電源電圧を分圧する分圧抵抗回路
網と、前記入力端子の他方が接続される外部端子及びエ
ミッタフォロア段と、該エミッタフォロア段の入力端が
接続される映像増幅回路又は色信号増幅回路を含む増幅
段より成る集積回路等の回路ブロックにおいて、前記外
部端子より映像信号又はクロマ信号を導出すると共に前
記回路ブロック外部から前記外部端子に帰線消去パルス
を印加することを特徴とした映像信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21573982A JPS59105781A (ja) | 1982-12-08 | 1982-12-08 | 映像信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21573982A JPS59105781A (ja) | 1982-12-08 | 1982-12-08 | 映像信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59105781A true JPS59105781A (ja) | 1984-06-19 |
Family
ID=16677391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21573982A Pending JPS59105781A (ja) | 1982-12-08 | 1982-12-08 | 映像信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59105781A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6157658U (ja) * | 1984-09-17 | 1986-04-18 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57183182A (en) * | 1981-05-07 | 1982-11-11 | Sanyo Electric Co Ltd | Blanking circuit |
-
1982
- 1982-12-08 JP JP21573982A patent/JPS59105781A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57183182A (en) * | 1981-05-07 | 1982-11-11 | Sanyo Electric Co Ltd | Blanking circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6157658U (ja) * | 1984-09-17 | 1986-04-18 | ||
| JPH048700Y2 (ja) * | 1984-09-17 | 1992-03-04 |
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