JPS59105139A - Ｆｒｍ命令による演算処理方式 - Google Patents
Ｆｒｍ命令による演算処理方式Info
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- JPS59105139A JPS59105139A JP57215130A JP21513082A JPS59105139A JP S59105139 A JPS59105139 A JP S59105139A JP 57215130 A JP57215130 A JP 57215130A JP 21513082 A JP21513082 A JP 21513082A JP S59105139 A JPS59105139 A JP S59105139A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１； 発明の技術分野
本発明は電子交換機等におけるＰＲＭ命令による情報の
演算処理方式に関する。
演算処理方式に関する。
（２１従来技術と問題点
ＦＦｔＭとは［Ｆｉｎ’ｄ Ｒｌｇｈｔ Ｍｏｅ ｔ
０ｎｅＪ ｆ意味し、電子交換機において例えば３２ビ
ツトの原情報列の最右端の論理“１″の存在するピット
位置を検出することで、その処理に使用する命令を７１
Ｍ命令という。例えば３２ビツト？原″１へ麹列’ｌ
”？ｙ １図に示すと、枠外に示す数字がピット位置３
１乃至Ｏを衣わし、枠内が情報を表わしている。今原情
報列の最右端の“１″′がピット位置１１Ｊ Ｋ−あっ
たと仮定゛する。７１Ｍ命令により原情報列乞誠べ、ビ
ット位１０′が１（番地〕であると検出したとぎ、それ
乞レジスタＰＧに“００００１”と格納する。この検出
にはアンド・オア・ナントゲートなどの基本ゲートを多
数使用している。
０ｎｅＪ ｆ意味し、電子交換機において例えば３２ビ
ツトの原情報列の最右端の論理“１″の存在するピット
位置を検出することで、その処理に使用する命令を７１
Ｍ命令という。例えば３２ビツト？原″１へ麹列’ｌ
”？ｙ １図に示すと、枠外に示す数字がピット位置３
１乃至Ｏを衣わし、枠内が情報を表わしている。今原情
報列の最右端の“１″′がピット位置１１Ｊ Ｋ−あっ
たと仮定゛する。７１Ｍ命令により原情報列乞誠べ、ビ
ット位１０′が１（番地〕であると検出したとぎ、それ
乞レジスタＰＧに“００００１”と格納する。この検出
にはアンド・オア・ナントゲートなどの基本ゲートを多
数使用している。
レジスタＲＧの情報は次のシーケンスにおいて種々の処
理に使用される。ＦＲＭ命令の次の処理は原情報列のビ
ット位置ｒｌＪを知ったからその“１″をＭＯＨに変換
を行なうことである。原情報列のヒラｌ−”１’ケ“０
”に変換する手段は大別して、８月固定パターンを使用
する方法と、シフト機能により処理する方法である。専
用固定パターンケ使用する方法は、３２種類の専用固定
パターンとして所足のビット位置のみ“０”で他ハ全部
“１″というものを用意する。前記レジスタＲＧに格納
されたデータとして「１」番地というビット位置が判る
ため該当パターンヶ記１．ｑ装皺などから続出して、原
＠報列との論理積演算のため必す虻来が“０”となる。
理に使用される。ＦＲＭ命令の次の処理は原情報列のビ
ット位置ｒｌＪを知ったからその“１″をＭＯＨに変換
を行なうことである。原情報列のヒラｌ−”１’ケ“０
”に変換する手段は大別して、８月固定パターンを使用
する方法と、シフト機能により処理する方法である。専
用固定パターンケ使用する方法は、３２種類の専用固定
パターンとして所足のビット位置のみ“０”で他ハ全部
“１″というものを用意する。前記レジスタＲＧに格納
されたデータとして「１」番地というビット位置が判る
ため該当パターンヶ記１．ｑ装皺などから続出して、原
＠報列との論理積演算のため必す虻来が“０”となる。
次にシフト機能により処ｆ！Ｊ４ｊるとさは原′ｒ′Ｉ
４報列について２ビツトのシフトライ）Ｙ行なう。クリ
の左方には“０”が付加されるようにし℃２ビットシフ
トすると“１１１のｖつだビットは溢れ出してしまう。
４報列について２ビツトのシフトライ）Ｙ行なう。クリ
の左方には“０”が付加されるようにし℃２ビットシフ
トすると“１１１のｖつだビットは溢れ出してしまう。
次にシフトレフト７２回行ない右俳ｊに“０”を付加す
る。シフトレフトの回数は当初のシフトレフトと同回数
である。何れの場合も処理時間ヲ多大に要し、シフトレ
ジスタが大規模のものとなり且つ何回左右にシフトした
かについての制御回路が必要である。
る。シフトレフトの回数は当初のシフトレフトと同回数
である。何れの場合も処理時間ヲ多大に要し、シフトレ
ジスタが大規模のものとなり且つ何回左右にシフトした
かについての制御回路が必要である。
（３１発明の目的
本発明の目的は前述の欠点ケ改妥し簡易な構成であって
もＦＲＭ命令による情報な過砕に演算処理でさる方式ン
提供することにある。
もＦＲＭ命令による情報な過砕に演算処理でさる方式ン
提供することにある。
（４１発明の構成
前述の目的ン達成するための本発明の構成は、ＦＲＭ命
令により原情報を演習−処坤万式におい又、第１発明で
は原情報列をアドレスとしてアクセスされる読出し専用
記憶装置を設け、前記原゛耐報列の最右端の論理“１″
の存在するビット位＠？示す情報を前記読出専用記憶装
置の１京情報アドレスに対応する番地に格納し、ＦＲＭ
命令の実行時にはｊ京情＠ｉ乞アドレスとしてアクセス
することによりＦＲＭビｌト位置の表示データを得るこ
とである。第２発明では原情報列をアドレスとしてアク
セスされる第１読出し専用記憶装置と、該記憶装置に格
納されているチークンアドレスとしてアクセスされる４
２１；Ａ出し専用記憶装置とを設け、第２記憶装置に
は原情報列の最右端の論理“１”のみを論理“０″に反
転するための情報を格納し、更に原情報列及び第２睨出
し専用記↑會装竹出力との論理積演算２行なう回路を設
けたことである。
令により原情報を演習−処坤万式におい又、第１発明で
は原情報列をアドレスとしてアクセスされる読出し専用
記憶装置を設け、前記原゛耐報列の最右端の論理“１″
の存在するビット位＠？示す情報を前記読出専用記憶装
置の１京情報アドレスに対応する番地に格納し、ＦＲＭ
命令の実行時にはｊ京情＠ｉ乞アドレスとしてアクセス
することによりＦＲＭビｌト位置の表示データを得るこ
とである。第２発明では原情報列をアドレスとしてアク
セスされる第１読出し専用記憶装置と、該記憶装置に格
納されているチークンアドレスとしてアクセスされる４
２１；Ａ出し専用記憶装置とを設け、第２記憶装置に
は原情報列の最右端の論理“１”のみを論理“０″に反
転するための情報を格納し、更に原情報列及び第２睨出
し専用記↑會装竹出力との論理積演算２行なう回路を設
けたことである。
（５１発明の実施例
第２図は不発明の第１実施例を示す構成図で、ＳＤは原
情報クリを格納するレジスタで、原情報列は説明をｆｒ
？′ｌ単にするため８ビツトとする。
情報クリを格納するレジスタで、原情報列は説明をｆｒ
？′ｌ単にするため８ビツトとする。
ＡＺは全零検出回路でＦＲＭ命令実行中であっても原１
γ″を報列が合本という％足の状態では処理を中断する
ための回路である。ＲＯＭ１は第１脱出し専用記憶装置
、ＲＯＭ２は第２読出専用記憶装置、ＡＮＤは論理＠演
算回路、ＦＭＯ〜ＦＭ２はＦＲＭ出力ヒット、Ｄｏ 〜
Ｄ７＋ＸＦ ＲＭ処理用Ｔｎ報列、ＲＤＯ〜ＲＤ７はＦ
’ＲＭ処理済の情報列を示す。
γ″を報列が合本という％足の状態では処理を中断する
ための回路である。ＲＯＭ１は第１脱出し専用記憶装置
、ＲＯＭ２は第２読出専用記憶装置、ＡＮＤは論理＠演
算回路、ＦＭＯ〜ＦＭ２はＦＲＭ出力ヒット、Ｄｏ 〜
Ｄ７＋ＸＦ ＲＭ処理用Ｔｎ報列、ＲＤＯ〜ＲＤ７はＦ
’ＲＭ処理済の情報列を示す。
第１読出し専用記憶装置ＲＯＭ１に格納されて（・る情
報は、原情報列の最右端の論理“１′″Ｑ）存在するビ
ット位置を示す情報ｒＩ哨ＦＲＭ出力ビットであり℃、
原情報列をアドレス、とした当該番地に格納される。
報は、原情報列の最右端の論理“１′″Ｑ）存在するビ
ット位置を示す情報ｒＩ哨ＦＲＭ出力ビットであり℃、
原情報列をアドレス、とした当該番地に格納される。
今原情報列を“００００００１０”と−ｒれば最右端の
情報“１″のビット位漁情報は２−ち“００１”がＦＲ
Ｍ出力ビットとなる。そのｆｉＰ！を得るため第３図の
表に示すように原情報列ケアドレスとした第１続出専用
記僚装酋ＲＯＭ１に“００１”を格納しておく。そのた
め原情報列がレジスタ８Ｄに印加されたとぎ、アクセス
の結果ＦＭＯ〜ＦＭ２は”００１”が得られる。若し原
情報夕１］が“００１０００００”であれば最右端の情
報“１″のビ・ノド位置情報は２′即ち“１０１″がＦ
ＲＭ出力ビットとして読出される。なお原情報列が全零
であるときは検出回路ＡＺの１こめ、第１説出専用装置
ｉ！［ＲＯＭ１に対するＦＲＭ信号がテラグイネーブル
端子ＣＥに伝達されず、ＦＲＭ処理は中断され、処理装
置にその旨竹告（〜て終了する。第３図の表の最上棉の
全白はその意味で出力が得られない。このようにし上片
情報列をアドレスとする第１胱出し専用記憶装置の出力
信号が即ＦＲＭ出力ビットであるから記憶装置の格納情
報に誤りがない限り、原情報列印加の直後に正確な出力
が得られ、従来の論理演算回路ン使用する場合に比して
構成が簡易になる。原情報列が８ビツト以上あって例え
ば３２ビツトの場合を後述するが、大容量のＲＯＭが得
られると構成簡易化の効果が著大となる。
情報“１″のビット位漁情報は２−ち“００１”がＦＲ
Ｍ出力ビットとなる。そのｆｉＰ！を得るため第３図の
表に示すように原情報列ケアドレスとした第１続出専用
記僚装酋ＲＯＭ１に“００１”を格納しておく。そのた
め原情報列がレジスタ８Ｄに印加されたとぎ、アクセス
の結果ＦＭＯ〜ＦＭ２は”００１”が得られる。若し原
情報夕１］が“００１０００００”であれば最右端の情
報“１″のビ・ノド位置情報は２′即ち“１０１″がＦ
ＲＭ出力ビットとして読出される。なお原情報列が全零
であるときは検出回路ＡＺの１こめ、第１説出専用装置
ｉ！［ＲＯＭ１に対するＦＲＭ信号がテラグイネーブル
端子ＣＥに伝達されず、ＦＲＭ処理は中断され、処理装
置にその旨竹告（〜て終了する。第３図の表の最上棉の
全白はその意味で出力が得られない。このようにし上片
情報列をアドレスとする第１胱出し専用記憶装置の出力
信号が即ＦＲＭ出力ビットであるから記憶装置の格納情
報に誤りがない限り、原情報列印加の直後に正確な出力
が得られ、従来の論理演算回路ン使用する場合に比して
構成が簡易になる。原情報列が８ビツト以上あって例え
ば３２ビツトの場合を後述するが、大容量のＲＯＭが得
られると構成簡易化の効果が著大となる。
次にＦ’ＲＭ出力ビットが得られた後原情報列について
ＰＲＭ処理ｆｆ１ｌち“１″ン“０″と変更させた情報
列を得るため第２の続出し専用記憶装置ＲＯＭ２と演算
回路ＡＮＤとを使用する。第２図において第２読出し専
用記憶装置ＲＲＯＭ ２に対し、ＦＲＭ出力ビットをア
ドレスとしてアクセスするとその番地には原情報列の最
右端の論理“ｌ”のみを＠埋“０”に反転するための情
報が格納されているのでその出力と原情報列とン演算回
路ＡＮＤにおい″Ｃ演算する。例えば原情報列が０１１
１１０００″であるとき７１Ｍ出力ビツトは“０１１”
となり、次に“０１１″ンアドレスとしてＲＯＭ２をア
クセスすると“１１１１０１１１″のデータが得られる
。七のため、 （０１１１１０００）△（１１１１０１１１） ＝ ０
１１１００００となりＦＲＭ処卯済のＲＤＯ〜ＲＤＴが
得られる。
ＰＲＭ処理ｆｆ１ｌち“１″ン“０″と変更させた情報
列を得るため第２の続出し専用記憶装置ＲＯＭ２と演算
回路ＡＮＤとを使用する。第２図において第２読出し専
用記憶装置ＲＲＯＭ ２に対し、ＦＲＭ出力ビットをア
ドレスとしてアクセスするとその番地には原情報列の最
右端の論理“ｌ”のみを＠埋“０”に反転するための情
報が格納されているのでその出力と原情報列とン演算回
路ＡＮＤにおい″Ｃ演算する。例えば原情報列が０１１
１１０００″であるとき７１Ｍ出力ビツトは“０１１”
となり、次に“０１１″ンアドレスとしてＲＯＭ２をア
クセスすると“１１１１０１１１″のデータが得られる
。七のため、 （０１１１１０００）△（１１１１０１１１） ＝ ０
１１１００００となりＦＲＭ処卯済のＲＤＯ〜ＲＤＴが
得られる。
ＦＲＭ出力ビットとＲＤＯ〜ＲＤ７は図示しないレジス
タ等に格納し次のン７ト命令処理に移行する。
タ等に格納し次のン７ト命令処理に移行する。
第４図は原清報夕８が３２ビツトのように長大化してい
るときの処理を行なう第２実施例の構成としてＦＲＭ出
力ビツｌ−’＆得る部分ケ示す図である。ＲＯＭＩ〜Ｒ
ＯＭ４は胱出し専用記憶装置で、第５図に示すように５
ビツトのデータン各８ビット単位の情報列に対応させて
格納している。例えば原情仰例１）ｌＯビット目がＦ’
ＲＭ出カビツカビットとすれば、全零検出回路ＡＺＩが
動作し１（０勧１ヶ不動作、デたＡＺ２が否定出力を出
丁ためＲＯＭ２のみ動作、ＲＯＭ３ 、ＲＯＭ４′ｆＩ
Ｉ：不動作とする。ＲＯＭ２のチッグイネープ／Ｉ／Ｃ
′Ｅ病子が駆動され、ＲＯＭ２からは０１００１″の出
力がＦＲＭ出力ビットとして得られる。読出し専用記憶
装置として更に大容量のものが安価に来月化されるとぎ
はＲＯＭＩとＲＯＭを御粘にするなど構成がより簡単に
なる。
るときの処理を行なう第２実施例の構成としてＦＲＭ出
力ビツｌ−’＆得る部分ケ示す図である。ＲＯＭＩ〜Ｒ
ＯＭ４は胱出し専用記憶装置で、第５図に示すように５
ビツトのデータン各８ビット単位の情報列に対応させて
格納している。例えば原情仰例１）ｌＯビット目がＦ’
ＲＭ出カビツカビットとすれば、全零検出回路ＡＺＩが
動作し１（０勧１ヶ不動作、デたＡＺ２が否定出力を出
丁ためＲＯＭ２のみ動作、ＲＯＭ３ 、ＲＯＭ４′ｆＩ
Ｉ：不動作とする。ＲＯＭ２のチッグイネープ／Ｉ／Ｃ
′Ｅ病子が駆動され、ＲＯＭ２からは０１００１″の出
力がＦＲＭ出力ビットとして得られる。読出し専用記憶
装置として更に大容量のものが安価に来月化されるとぎ
はＲＯＭＩとＲＯＭを御粘にするなど構成がより簡単に
なる。
またＦＲＭ処理済の出力を得るため他の説出し専用記憶
装置を使用して論理積演算を行なうことは第２図の場合
と同様に実施できる。
装置を使用して論理積演算を行なうことは第２図の場合
と同様に実施できる。
以上の説明において原情報列のピット長、使用ＲＯＭに
ついては種々の長さ・容量のものを使用できることは当
然である。
ついては種々の長さ・容量のものを使用できることは当
然である。
（６； 発明の効果
このようにして不発明によると読出専用記憶溝１のよう
な力作の安定した小型化でざる装置により処理装置が構
成できるため、簡易な構成で且つ演算処理が短時間にで
きる効果がある。
な力作の安定した小型化でざる装置により処理装置が構
成できるため、簡易な構成で且つ演算処理が短時間にで
きる効果がある。
第１図は原情報列とＰＲＭ出力ビット格納ケ説明する図
、 集２図＆Ｘ不・発明Ｑ第１実施例の構成図、第３図は第
２図中の記憶装置の格納情報と出力情報ケ示す図、 第４図は不発明の第２実施例の構成部分図、第５１は第
４図中の記憶装置の格納情報と出力情報ン示す図である
。 Ｒ（）・・・・・・ＰＲＩｄレジスタ、 ＨＤ・・・
・・・ＩＭｉδ報列レジスしＡＺ・・・・・・全零検出
回路 ＲＯＭＩ 、ＲＯＭ２・・・・・・胱出し専用記憶装置
ＡＮＤ・・・・・・論理積演算回路 咎許出願人 富士通株式会社 代理人 ９ｆ埋士 鈴木栄祐
、 集２図＆Ｘ不・発明Ｑ第１実施例の構成図、第３図は第
２図中の記憶装置の格納情報と出力情報ケ示す図、 第４図は不発明の第２実施例の構成部分図、第５１は第
４図中の記憶装置の格納情報と出力情報ン示す図である
。 Ｒ（）・・・・・・ＰＲＩｄレジスタ、 ＨＤ・・・
・・・ＩＭｉδ報列レジスしＡＺ・・・・・・全零検出
回路 ＲＯＭＩ 、ＲＯＭ２・・・・・・胱出し専用記憶装置
ＡＮＤ・・・・・・論理積演算回路 咎許出願人 富士通株式会社 代理人 ９ｆ埋士 鈴木栄祐
Claims (1)
- 【特許請求の範囲】 Ｉ ＰＰＭ命令により原情報を演算処理する方式にお
いて、涼情報列馨アドレスとしてアクセスされる読出し
Ｊ＃用記憶装置を設け、前記原情報列の最右端の論理“
１″の存在するピット位置を示す情報を前記読出専用記
憶装置の原情報アドレスに対応する番地に格納し、７１
Ｍ命令の実行時には原情報夕１」ヲアドレスとしてアク
セスすることによりＦＲＭビット位置の表示テークを得
ることを特徴とする７１Ｍ命令による演算処理方式。 ２ Ｆ’ＲＭ命令により原情報ｙｔｍ算処坤する方式
において、原情報夕ＩＪ馨アドレスとしてアクセスされ
る第１続出し専用記憶製置と、該記恒装随に格納されて
いるテークをアドレスとし又アクセスされる第２龜出し
８用記憶装置と馨設け、第２記係装置には９パ情報列の
最右端の論理“１”のみｔ論理“０”に反転するための
情報を格納し、更に原情報列及び第２続出し専用記′ｉ
＠装置出力との論理積演算７行なう回路ン設げたこと７
！−特徴とする７１Ｍ命令による演算処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57215130A JPS59105139A (ja) | 1982-12-08 | 1982-12-08 | Ｆｒｍ命令による演算処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57215130A JPS59105139A (ja) | 1982-12-08 | 1982-12-08 | Ｆｒｍ命令による演算処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59105139A true JPS59105139A (ja) | 1984-06-18 |
Family
ID=16667210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57215130A Pending JPS59105139A (ja) | 1982-12-08 | 1982-12-08 | Ｆｒｍ命令による演算処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59105139A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0596903A (ja) * | 1991-10-03 | 1993-04-20 | Paramount Bed Co Ltd | ベツド等におけるキヤスタの電動／手動兼用連動ロツク機構およびその動作制御方法 |
-
1982
- 1982-12-08 JP JP57215130A patent/JPS59105139A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0596903A (ja) * | 1991-10-03 | 1993-04-20 | Paramount Bed Co Ltd | ベツド等におけるキヤスタの電動／手動兼用連動ロツク機構およびその動作制御方法 |
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