JPS59104821A - シユミツト回路 - Google Patents
シユミツト回路Info
- Publication number
- JPS59104821A JPS59104821A JP21426482A JP21426482A JPS59104821A JP S59104821 A JPS59104821 A JP S59104821A JP 21426482 A JP21426482 A JP 21426482A JP 21426482 A JP21426482 A JP 21426482A JP S59104821 A JPS59104821 A JP S59104821A
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- JP
- Japan
- Prior art keywords
- inverter
- channel type
- circuit
- level
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、相補形絶縁ゲート電界効果トランジスタ（以
下ＴＯ−ＦＥＴと記す）を用いたシュミット回路に係り
、回路のスレッシ、ホールドのハイレベル及びロウレベ
ルをそれぞれ全く独立に設定しうるよう構成した、シュ
ミット回路に関するものである。
下ＴＯ−ＦＥＴと記す）を用いたシュミット回路に係り
、回路のスレッシ、ホールドのハイレベル及びロウレベ
ルをそれぞれ全く独立に設定しうるよう構成した、シュ
ミット回路に関するものである。
従来シュミット回路として例えば第一図に示す如き回路
がしばしば用いられている。図において１は入力端子、
２は出力端子、３は接地端子、４は電源端子、６，８．
１０はＰチャンネル形ＩＱ−ＦＥＴ、７，９．１１はＮ
チャンネル形ＩＧ−ＦＥ’ｒ１１Ｇ−ＦＢ’Ｉ’ ５・
７．８・９，１０・１１はそれぞれ相補形 。
がしばしば用いられている。図において１は入力端子、
２は出力端子、３は接地端子、４は電源端子、６，８．
１０はＰチャンネル形ＩＱ−ＦＥＴ、７，９．１１はＮ
チャンネル形ＩＧ−ＦＥ’ｒ１１Ｇ−ＦＢ’Ｉ’ ５・
７．８・９，１０・１１はそれぞれ相補形 。
ＩＧ−ＰＥＴ回路におけるインバータ１４．１５゜１６
を構成しておル、インバータ１５の出力はインバータ１
６に入力されインバータ１６の出力はインバータ１５に
入力され、その共通接続点はインバータ１４の出力に接
続されている。
を構成しておル、インバータ１５の出力はインバータ１
６に入力されインバータ１６の出力はインバータ１５に
入力され、その共通接続点はインバータ１４の出力に接
続されている。
今、入力レベルを０．したがってインバータ１４の出力
レベルｉｉ、（ンバータ１５の出力レベルを０、インバ
ータ１６の出力レベルを１とする。
レベルｉｉ、（ンバータ１５の出力レベルを０、インバ
ータ１６の出力レベルを１とする。
次に入力レベルがＯより上昇すると、インバータ１４の
Ｐチャンネル形ＩＧ−ＦＥ’ｌ” ６は徐々にオフし
、Ｎチャンネル形ＩＱ−ＦＥＴ７ は徐々にオンし、イ
ンバータ１４の出力レベルは低下する。しかし、インバ
ータ１６の入力レベルは依然としてロウレベルにあり、
インバータ１６のＰチャンネル形ＩＧ−ＦＢＴＩ Ｏは
引き続きＯＮの状態にある。入力レベルがさらに上昇し
インバータ１４のＮチャンネル形ＩＧ−Ｆ’ＥＴ ７の
ｇｎｌ がインバータ１６のＰチャンネル形ＩＣ）−
ＦＥＴＩ ００ｇｍヲ越えると、インバータ１５の入力
レベルはロウレベルトナク、出力レベルはハイレベルと
なる。したがってインバータ１６のＰチャンネル形ＩＱ
−ＦＥＴＩＱはオフしＮチャンネルＩＱ−ＦＥＴ１１は
オンする。よってイアＡ−夕１４．１６の出力は急激に
ょカロウレベル、インバータ１５の出力は急激によりハ
イレベルとなる。
Ｐチャンネル形ＩＧ−ＦＥ’ｌ” ６は徐々にオフし
、Ｎチャンネル形ＩＱ−ＦＥＴ７ は徐々にオンし、イ
ンバータ１４の出力レベルは低下する。しかし、インバ
ータ１６の入力レベルは依然としてロウレベルにあり、
インバータ１６のＰチャンネル形ＩＧ−ＦＢＴＩ Ｏは
引き続きＯＮの状態にある。入力レベルがさらに上昇し
インバータ１４のＮチャンネル形ＩＧ−Ｆ’ＥＴ ７の
ｇｎｌ がインバータ１６のＰチャンネル形ＩＣ）−
ＦＥＴＩ ００ｇｍヲ越えると、インバータ１５の入力
レベルはロウレベルトナク、出力レベルはハイレベルと
なる。したがってインバータ１６のＰチャンネル形ＩＱ
−ＦＥＴＩＱはオフしＮチャンネルＩＱ−ＦＥＴ１１は
オンする。よってイアＡ−夕１４．１６の出力は急激に
ょカロウレベル、インバータ１５の出力は急激によりハ
イレベルとなる。
次に、入力レベルがハイレベルより下降すると、前述の
説明とは逆に、インバータ１４のＮチャンネル形ＩＧ−
ＦＥＴ ７は徐々にオフし、Ｐチャンネル形ｌ０−Ｆ’
ＥＴ６は徐々にオンしインバータ１４の出力レベルは上
昇する。以下同様にしてインバータ１４のＰチ、ｙ７ネ
ル形ＩＱ−Ｆ’ＢＴ ６ （Ｄ ｇｍがインバータ１６
のＮチャンネル形ＩＱ−ＦＥＴＩ １のｇｍｔ−越える
と、インバータ１４．１６の出力は急激によりハイレベ
ル、インバータ１５の出力は急激によりロウレベルとな
る。
説明とは逆に、インバータ１４のＮチャンネル形ＩＧ−
ＦＥＴ ７は徐々にオフし、Ｐチャンネル形ｌ０−Ｆ’
ＥＴ６は徐々にオンしインバータ１４の出力レベルは上
昇する。以下同様にしてインバータ１４のＰチ、ｙ７ネ
ル形ＩＱ−Ｆ’ＢＴ ６ （Ｄ ｇｍがインバータ１６
のＮチャンネル形ＩＱ−ＦＥＴＩ １のｇｍｔ−越える
と、インバータ１４．１６の出力は急激によりハイレベ
ル、インバータ１５の出力は急激によりロウレベルとな
る。
第３図は以上述べた動作の入力と出力の電圧の関係を筒
単に図示したものであり、第１図の回路は第３図に示す
如き、ヒステリシスを有するシュミット回路として動作
することは一般によく知られている。
単に図示したものであり、第１図の回路は第３図に示す
如き、ヒステリシスを有するシュミット回路として動作
することは一般によく知られている。
以上述べた回路においてシュミット回路のスレッシュホ
ールドのハイレベルはインバータ１４のＮチャンネル形
ＩＧ−ＦＥＴ７ とインバータ１６のＰチャンネル形ｌ
０−ＦＥＴＩＯのｇｍにより、ロウレベルはインバータ
１４のＰチャンネル形ＩＯ−ＦＥＴ ６とインバータ
１６のＮチャンネル形ＩＱ−ＦＥＴ１１とのｇｍにより
決定されるのが支配的である。したがって回路のスレッ
シュホールドの調節の為には、インバータ１４．１６の
それぞれのＰチャンネル形ＩＧ−ＦＥＴ又は、Ｎチャン
ネル形ＩＱ−ＰＥＴの ｇｍを適宜調節しなければなら
ない。
ールドのハイレベルはインバータ１４のＮチャンネル形
ＩＧ−ＦＥＴ７ とインバータ１６のＰチャンネル形ｌ
０−ＦＥＴＩＯのｇｍにより、ロウレベルはインバータ
１４のＰチャンネル形ＩＯ−ＦＥＴ ６とインバータ
１６のＮチャンネル形ＩＱ−ＦＥＴ１１とのｇｍにより
決定されるのが支配的である。したがって回路のスレッ
シュホールドの調節の為には、インバータ１４．１６の
それぞれのＰチャンネル形ＩＧ−ＦＥＴ又は、Ｎチャン
ネル形ＩＱ−ＰＥＴの ｇｍを適宜調節しなければなら
ない。
しかしながら、インバータ１４又は、１６のＰチャンネ
ル形ＩＱ−ＦＥＴ又はＮチャンネル形ＩＱ−ＦＥＴ ｔ
Ｄ ｇｍの変化はすなわち、インバータのスレッシュホ
ールドレベルに変動をおよぼすことになる。よってシュ
ミット回路のスレッシ−ホールドのハイレベル及びロウ
レベルをそれぞれ全く独立に調節することは困難である
。
ル形ＩＱ−ＦＥＴ又はＮチャンネル形ＩＱ−ＦＥＴ ｔ
Ｄ ｇｍの変化はすなわち、インバータのスレッシュホ
ールドレベルに変動をおよぼすことになる。よってシュ
ミット回路のスレッシ−ホールドのハイレベル及びロウ
レベルをそれぞれ全く独立に調節することは困難である
。
従って、本発明の目的は、従来の回路の前述の如き欠点
を除去し１回路のスレッシ−ホールドのハイレベル及び
ロウレベルを全く独立に設定し、かつ目的とするヒステ
リシス幅を持たせうるシュミット回路を提供するもので
ある。
を除去し１回路のスレッシ−ホールドのハイレベル及び
ロウレベルを全く独立に設定し、かつ目的とするヒステ
リシス幅を持たせうるシュミット回路を提供するもので
ある。
以下５図面全参照して、本発明の実施例につき説明する
。
。
第２図は本発明の一実施例を示す回路図である２゜図に
おいて、１は入力端子、２は出力端子、３は接地端子、
４は電源端子１．５は電源端子２．６．８，１０．１２
はＰチャンネル形ＩＱ−ＦＥＴ。
おいて、１は入力端子、２は出力端子、３は接地端子、
４は電源端子１．５は電源端子２．６．８，１０．１２
はＰチャンネル形ＩＱ−ＦＥＴ。
７．９，１１．１３はＮチャンネル形ＩＧ−ＦＥＴであ
る。１６．１７は相補形ＩＱ−ＦＥＴ回路のインバータ
である。Ｐチャンネル形ＩＱ−ＦＥＴ ６，８５− のゲート及びＮチャンネル形ＩＣ）−ＦＥＴ ７．９の
ゲートは接続され、入力端子１と共通となしている。Ｐ
チャンネル形ＩＧ−ＰＥＴ ６．１０及びＮチャンネ
ル形ＩＧ−ＦＥＴ ７，１１はカスケード接続され、同
様にＰチャンネル形ＩＱ−ＦＥＴ８，１２及びＮチャン
ネル形ＩＧ−ＦＥＴ ９，１３もカスケード接続され、
それぞれ相補形ＩＧ−ＦＥＴ回路におけるインバータ１
４及び１５を構成し、各々の出力は接続されインバータ
１６０入力に接続されている。インバータ１６の出力は
インバータ１７の入力、Ｐチャンネル形ＩＱ−ＦＥＴＩ
Ｏのゲート、及び、Ｎチャンネル形ｌ０−ＦＥＴＩ ３
のゲートに接続され、インバータ１７の出力は、中
力端子２と共通となし、Ｐチャンネル形ＩＧ−ＦＥＴ
１２ （Ｄ’！−ト及びＮチャンネル形ＩＱ−ＦＥＴ
ｌ ｌのゲートに接続されている。
る。１６．１７は相補形ＩＱ−ＦＥＴ回路のインバータ
である。Ｐチャンネル形ＩＱ−ＦＥＴ ６，８５− のゲート及びＮチャンネル形ＩＣ）−ＦＥＴ ７．９の
ゲートは接続され、入力端子１と共通となしている。Ｐ
チャンネル形ＩＧ−ＰＥＴ ６．１０及びＮチャンネ
ル形ＩＧ−ＦＥＴ ７，１１はカスケード接続され、同
様にＰチャンネル形ＩＱ−ＦＥＴ８，１２及びＮチャン
ネル形ＩＧ−ＦＥＴ ９，１３もカスケード接続され、
それぞれ相補形ＩＧ−ＦＥＴ回路におけるインバータ１
４及び１５を構成し、各々の出力は接続されインバータ
１６０入力に接続されている。インバータ１６の出力は
インバータ１７の入力、Ｐチャンネル形ＩＱ−ＦＥＴＩ
Ｏのゲート、及び、Ｎチャンネル形ｌ０−ＦＥＴＩ ３
のゲートに接続され、インバータ１７の出力は、中
力端子２と共通となし、Ｐチャンネル形ＩＧ−ＦＥＴ
１２ （Ｄ’！−ト及びＮチャンネル形ＩＱ−ＦＥＴ
ｌ ｌのゲートに接続されている。
今、電源端子４及び５に接続される電源電圧をＶＤＤｌ
及び■ＤＤ２ とした時、ＶＪ）ＤＩ＞ＶＤＤ２＞０で
あるとし、入力レベルをＯ０出力レベル全１であるとす
ると、インバータ１６の出力は０．イン ６− パーク１７の出力は１である。したがってＰチャンネル
形Ｉ（）−ＦＥＴ １０はオン、Ｐチャンネル形ｌ０−
ＦＥＴ１２はオフ、Ｎチャンネル形ＩＱ−ＦＢ’Ｉ’１
１はオン、Ｎチャンネル形ＩＧ−Ｉｉ’ＥＴ １３は、
オフであるから、インバータ１４の出力は１．インバー
タ１５の出力はハイインピーダンスとなっている。
及び■ＤＤ２ とした時、ＶＪ）ＤＩ＞ＶＤＤ２＞０で
あるとし、入力レベルをＯ０出力レベル全１であるとす
ると、インバータ１６の出力は０．イン ６− パーク１７の出力は１である。したがってＰチャンネル
形Ｉ（）−ＦＥＴ １０はオン、Ｐチャンネル形ｌ０−
ＦＥＴ１２はオフ、Ｎチャンネル形ＩＱ−ＦＢ’Ｉ’１
１はオン、Ｎチャンネル形ＩＧ−Ｉｉ’ＥＴ １３は、
オフであるから、インバータ１４の出力は１．インバー
タ１５の出力はハイインピーダンスとなっている。
インバータ１４の回路のスレッシ−ホールド電圧は、Ｐ
チャンネル形ＩＱ−ＦＥＴ ６ 、 １０のｇｍの和と
、Ｎチャンネル形ＩＱ−Ｆ’Ｂ’［”７． １１）ｇｍ
の和の比によって決まり、インバータ１５０回路のスレ
ッシュホールド電圧は、Ｐチャンネル形ＩＧ−ＦＥＴ８
，１２のｇｍの和と、Ｎチャン′ネル形ｌ０−ＦＥＴ９
，１３のｇｍの和の比によって決まる。
チャンネル形ＩＱ−ＦＥＴ ６ 、 １０のｇｍの和と
、Ｎチャンネル形ＩＱ−Ｆ’Ｂ’［”７． １１）ｇｍ
の和の比によって決まり、インバータ１５０回路のスレ
ッシュホールド電圧は、Ｐチャンネル形ＩＧ−ＦＥＴ８
，１２のｇｍの和と、Ｎチャン′ネル形ｌ０−ＦＥＴ９
，１３のｇｍの和の比によって決まる。
また、一般に相補形ＩＱ−Ｆ’ＥＴ回路におけるインバ
ータは、回路のスレッシュホールド電圧が電源電圧に追
従し、電源電圧が高くなれば、スレッシュホールド電圧
も上昇する。
ータは、回路のスレッシュホールド電圧が電源電圧に追
従し、電源電圧が高くなれば、スレッシュホールド電圧
も上昇する。
今、Ｖｌ）Ｉ）１＞ＶＤＩ）２ テあルカら、インバー
タ１４のスレッシ−ホールド電圧と、インバータ１５の
それを比べた時に、インバータ１４のそれの方を高くす
る事は、電源電圧を適当に選ぶ事によって可能であり、
その様に設定されているものとする。
タ１４のスレッシ−ホールド電圧と、インバータ１５の
それを比べた時に、インバータ１４のそれの方を高くす
る事は、電源電圧を適当に選ぶ事によって可能であり、
その様に設定されているものとする。
入力レベルが０より上昇すると、インバータ１５のＰチ
ャンネル形ＩＱ−ＰＥＴ ８は徐々にオフし、Ｎチャン
ネルＩＱ−ＦＥＴ ９は徐々にオンする。しかしながら
、インバータ１６及び１７の出力はそれぞれ０及び１の
ままであるのでインバータ１５の出力は依然としてハイ
インピーダンスのままであり、インバータ１６の入力レ
ベルは１のｉｔである。
ャンネル形ＩＱ−ＰＥＴ ８は徐々にオフし、Ｎチャン
ネルＩＱ−ＦＥＴ ９は徐々にオンする。しかしながら
、インバータ１６及び１７の出力はそれぞれ０及び１の
ままであるのでインバータ１５の出力は依然としてハイ
インピーダンスのままであり、インバータ１６の入力レ
ベルは１のｉｔである。
さらに入力レベルが上昇し、インバータ１４のスレッシ
ュホールド電圧を越えると、インバータ１６の入力レベ
ルは１からＯへ変化し、インバータ１６の出力レベルは
１゜インバータ１７の出力レベルは０となる。したがっ
て、Ｐチャンネル形ＩＱ−ＦＥＴ１０． Ｎｆ−ｗ：
／ネル形ＩＧ−Ｆ’ＥＴＩＩはオフ、Ｐチャンネル形Ｉ
Ｑ−ＦＥＴＩ ２． Ｎチャンネル形ＩＱ−ＰＥＴ１
３はオンとなり インバータ１４の出力はハイインピー
ダンスとなり、インバータ１５の回路のスレッシュホー
ルド電圧は、インバータ１４のそれより低いのでＰチャ
ンネル形ＩＱ−ＦＥＴ８はオフ、Ｎチャンネル形ＩＱ−
Ｆ’Ｅ’［’９はオンでありインバータ１５の出力レベ
ルは０となり、インバータ１６の入力レベルは０のまま
である。
ュホールド電圧を越えると、インバータ１６の入力レベ
ルは１からＯへ変化し、インバータ１６の出力レベルは
１゜インバータ１７の出力レベルは０となる。したがっ
て、Ｐチャンネル形ＩＱ−ＦＥＴ１０． Ｎｆ−ｗ：
／ネル形ＩＧ−Ｆ’ＥＴＩＩはオフ、Ｐチャンネル形Ｉ
Ｑ−ＦＥＴＩ ２． Ｎチャンネル形ＩＱ−ＰＥＴ１
３はオンとなり インバータ１４の出力はハイインピー
ダンスとなり、インバータ１５の回路のスレッシュホー
ルド電圧は、インバータ１４のそれより低いのでＰチャ
ンネル形ＩＱ−ＦＥＴ８はオフ、Ｎチャンネル形ＩＱ−
Ｆ’Ｅ’［’９はオンでありインバータ１５の出力レベ
ルは０となり、インバータ１６の入力レベルは０のまま
である。
次に入力レベルが１から下降し、０となる時には、前述
の説明と逆に、入力レベルがインバータ１５０回路のス
レッシュホールド電圧より低くなると、インバータ１６
の出力はｏ１インバータ１７の出力は１となり、インバ
ータ１５の出力はハイインピーダンス、インバータ１４
の回のスレッシュホールド電圧はインバータ１５のそれ
より高いのでインバータ１４の出力レベルは１となり、
インバータ１６の入力レベルは１のままである。
の説明と逆に、入力レベルがインバータ１５０回路のス
レッシュホールド電圧より低くなると、インバータ１６
の出力はｏ１インバータ１７の出力は１となり、インバ
ータ１５の出力はハイインピーダンス、インバータ１４
の回のスレッシュホールド電圧はインバータ１５のそれ
より高いのでインバータ１４の出力レベルは１となり、
インバータ１６の入力レベルは１のままである。
第４図は、以上述べた動作の入力と出力の電圧の関係を
簡単に示したものであり、前述の回路はヒステリシス金
有するシュミット回路として動作するものである。
簡単に示したものであり、前述の回路はヒステリシス金
有するシュミット回路として動作するものである。
以上述べた如く、本発明のシュミット回路においては、
スレッシュホールドのハイレベルは端子 ９− ４に接続される電源電圧によって決定され、スレッシュ
ホールドのロウレベルは、端子５Ｖｃ接続すれる電源電
圧によって決定される。
スレッシュホールドのハイレベルは端子 ９− ４に接続される電源電圧によって決定され、スレッシュ
ホールドのロウレベルは、端子５Ｖｃ接続すれる電源電
圧によって決定される。
よって本発明によれば、回路のスレッシュホールドのハ
イレベル及びロウレベルをそれぞれ全く独立に、十分な
幅を持たせて設定しうるシュミット回路を実現すること
が出来る。
イレベル及びロウレベルをそれぞれ全く独立に、十分な
幅を持たせて設定しうるシュミット回路を実現すること
が出来る。
父１本発明によれば集積回路、特に相補形ｌ０−ＦＢＴ
回路として構成される集積回路として製造しうるに
適したシュミット回路が実現できる。
回路として構成される集積回路として製造しうるに
適したシュミット回路が実現できる。
第１図は、従来の一実施例の回路図、第２図は本発明の
一実施例の回路図である。第３図は第１図の回路の入力
と出力の電圧の関係の一例を示す電圧波形図であり、第
４図は、第２図の回路の入力と出力の電圧の関係の一例
を示す電圧波形図である。 １・・・・・・入力端子、２・・・・・・出力端子、３
・・・・・・接地端子、４．訃・・・・・電源端子、６
，８．１０．１２１０− ・・・・・・Ｐチャンネル形ｌ０−ＦＥＴ、 ７，９
，１１゜１３・・・、Ｎチャンネル形ＩＱ−ＦＥＴ、
１４．１５゜１６．１７・・・ ・インバータ。 １１−
一実施例の回路図である。第３図は第１図の回路の入力
と出力の電圧の関係の一例を示す電圧波形図であり、第
４図は、第２図の回路の入力と出力の電圧の関係の一例
を示す電圧波形図である。 １・・・・・・入力端子、２・・・・・・出力端子、３
・・・・・・接地端子、４．訃・・・・・電源端子、６
，８．１０．１２１０− ・・・・・・Ｐチャンネル形ｌ０−ＦＥＴ、 ７，９
，１１゜１３・・・、Ｎチャンネル形ＩＱ−ＦＥＴ、
１４．１５゜１６．１７・・・ ・インバータ。 １１−
Claims (1)
- 出力を共通接続してなるコントロールトランジスタを有
し、電圧供給端子の異なる第１及び第２のインバータ及
び前記インバータの同相及び逆相信号を出力する回路と
を有し、前記同相及び逆相信号により前記第１及び第２
のインバータをコントロールしてなる回路のフレッシュ
ホールドのハイレベル及びロウレベルをそれぞれ独立に
設定可能ならしめたことを特徴とするシーミツト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21426482A JPS59104821A (ja) | 1982-12-07 | 1982-12-07 | シユミツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21426482A JPS59104821A (ja) | 1982-12-07 | 1982-12-07 | シユミツト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59104821A true JPS59104821A (ja) | 1984-06-16 |
Family
ID=16652863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21426482A Pending JPS59104821A (ja) | 1982-12-07 | 1982-12-07 | シユミツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59104821A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0487216A2 (en) * | 1990-11-21 | 1992-05-27 | Advanced Micro Devices, Inc. | Input buffer with noise filter |
-
1982
- 1982-12-07 JP JP21426482A patent/JPS59104821A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0487216A2 (en) * | 1990-11-21 | 1992-05-27 | Advanced Micro Devices, Inc. | Input buffer with noise filter |
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