JPS5893250A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5893250A JPS5893250A JP56190641A JP19064181A JPS5893250A JP S5893250 A JPS5893250 A JP S5893250A JP 56190641 A JP56190641 A JP 56190641A JP 19064181 A JP19064181 A JP 19064181A JP S5893250 A JPS5893250 A JP S5893250A
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- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
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- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
- H10W10/0121—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] in regions recessed from the surface, e.g. in trenches or grooves
- H10W10/0124—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] in regions recessed from the surface, e.g. in trenches or grooves the regions having non-rectangular shapes, e.g. rounded
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- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
- H10W10/0125—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics
- H10W10/0126—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics introducing electrical active impurities in local oxidation regions to create channel stoppers
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- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Element Separation (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
この発明は半導体装置−に関する。
従来技術とその問題点
半導体メモリーの高集積化及び賃信頼性を得る方法とし
て、従来、コプラナ法と呼ばれる素子間分離法が用いら
れていた。しかし、コブシナ−法ではバーズ・ピーク(
鳥の口はし)と称する横方向の酸化が微細素子形成時に
悪影響を及ぼす。すなわち、実効チャネル幅We f
fが小さくなるにつれて、横方向へ進行する酸化のため
、ねらい通りのゲート酸化膜より厚・くな如、シキい値
のバラツキが増大したり、lIl!悪の場合には、ゲー
ト酸化膜厚け、はぼフィールド酸化膜厚となってし着い
、ソース、ドレイン間が開放状態となる欠点がある。
て、従来、コプラナ法と呼ばれる素子間分離法が用いら
れていた。しかし、コブシナ−法ではバーズ・ピーク(
鳥の口はし)と称する横方向の酸化が微細素子形成時に
悪影響を及ぼす。すなわち、実効チャネル幅We f
fが小さくなるにつれて、横方向へ進行する酸化のため
、ねらい通りのゲート酸化膜より厚・くな如、シキい値
のバラツキが増大したり、lIl!悪の場合には、ゲー
ト酸化膜厚け、はぼフィールド酸化膜厚となってし着い
、ソース、ドレイン間が開放状態となる欠点がある。
この欠点を解決する方法として、第1図に示す如く、B
ox法に代表されるフィール酸化膜形成方法が提案され
ている。この方法は予めシリコン基板をエツチングして
凹部を作シ、この凹部に絶縁体を堆積し、埋め込むと同
時に、シリコン基板表面の平担化を行うものである。こ
の方法によると、長時間の熱酸化工程が入らないため、
前述の様に素子の微細化に伴い、実効チャネル幅が狭く
なっても、従来、考慮していたパターン変換差が零に近
く、非常に小さいため、しきい値電圧の変動((バラツ
キ)が大幅に改良される。しかし、第2図に示す如く、
実効チャネル幅の減少とともに、しきい値電圧が減少す
ることが実験及び数値計算により確められた。この様に
、しきい値電圧が実効チャネル幅に従って減少すること
は、素子特性として打部しくない。一般に、しきい値電
圧は実効チャネル幅に依存しないことが望まれる。本発
明者等が鋭意研究した結果絶縁体が堆積される凹部の幾
何学的形状、即ち凹部側壁の角度θを最適化することに
より、しきい値の変動を阻止出来る事が判った。
ox法に代表されるフィール酸化膜形成方法が提案され
ている。この方法は予めシリコン基板をエツチングして
凹部を作シ、この凹部に絶縁体を堆積し、埋め込むと同
時に、シリコン基板表面の平担化を行うものである。こ
の方法によると、長時間の熱酸化工程が入らないため、
前述の様に素子の微細化に伴い、実効チャネル幅が狭く
なっても、従来、考慮していたパターン変換差が零に近
く、非常に小さいため、しきい値電圧の変動((バラツ
キ)が大幅に改良される。しかし、第2図に示す如く、
実効チャネル幅の減少とともに、しきい値電圧が減少す
ることが実験及び数値計算により確められた。この様に
、しきい値電圧が実効チャネル幅に従って減少すること
は、素子特性として打部しくない。一般に、しきい値電
圧は実効チャネル幅に依存しないことが望まれる。本発
明者等が鋭意研究した結果絶縁体が堆積される凹部の幾
何学的形状、即ち凹部側壁の角度θを最適化することに
より、しきい値の変動を阻止出来る事が判った。
発明の目的
本発明はフィールド絶縁膜を半導体基板内に堆積し、埋
め込む構造において、素子のしきい値電圧が実効チャネ
ル幅に依存し碌い半導体装置を提供する事を目的とする
。
め込む構造において、素子のしきい値電圧が実効チャネ
ル幅に依存し碌い半導体装置を提供する事を目的とする
。
発明の概簀
本発明は、電界効果トランジスタを囲む基板凹部に絶縁
体を堆積して埋設した半導体装1uに於いて、四部側権
の角度θと絶縁体の誘電率ε工との関係を規定したもの
である。
体を堆積して埋設した半導体装1uに於いて、四部側権
の角度θと絶縁体の誘電率ε工との関係を規定したもの
である。
発明の効果
本発明に依れば、チャネル1−の減少に伴なう、しきい
値の減少を防止する隼が出来る様になり、設計が容易化
さnる。又、プロセス変動により凹部形状が変化しても
しきい値の変化が小さく歩留りが良くなる。
値の減少を防止する隼が出来る様になり、設計が容易化
さnる。又、プロセス変動により凹部形状が変化しても
しきい値の変化が小さく歩留りが良くなる。
図中、1は半導体基板、2はフィールド酸化膜((角度
θ<90°)、3はゲート酸化膜、4はゲート電極、5
けフィールド反転防止用イオン注入層である。例えば、
デバイス・パラメータをシリコン基板不純物濃度’(I
UB ” 2 X 10ts 、3、ゲート絶縁膜厚t
□X= 100OA、フィールド絶縁膜厚t OXF
=500OAとし、ゲート絶縁膜及びフィールド絶縁膜
材料として、シリコン酸化膜材料(誘電率gx=3.9
)を用いた例について、第3図の角度θをパラメータに
とり、N10Sトランジスタのしきい値電圧の実効チャ
ネル幅依存性を求めると、第4図の様にガる。この第4
図において、広チャネル幅MO8)ランジスタのしきい
値電圧で規格化したしきい値電圧を縦軸にとって示して
いる。図から明らかな様に、角度θがはは76°の時、
実効チャネル幅依存性のない理想的な特性を示す。更に
、例えば、ゲート絶縁膜及びフィールド絶縁膜材料のv
j電率6エを変えて、6x = 10とした場合につい
て、同様に求めると、第5図の様になる。すなわち、θ
=51″の時に理想的な特性を示す。この様に、実効チ
ャネル@lり七1以下、特に1μ以下になると閾値の変
化が目立つようになる。そして、この2種類及びgl
= 6.0について、角度0に対するしきい値電圧の変
化量ΔVT(広チャネル幅トランジスタのしきい値電圧
との差)を実効チャネル幅0.2μを例第6図(a)に
示すと、絶縁膜U電率6エが3.9では角′度θ=63
°〜85°の時、61が6.0では角度θ=52〜82
.5°そしてffx = 10では、角度θ=〜72.
5゜の間で、はとんど実効チャネル幅依存性のないhi
ss)ランジスタ特性がイ得られることが判った。
θ<90°)、3はゲート酸化膜、4はゲート電極、5
けフィールド反転防止用イオン注入層である。例えば、
デバイス・パラメータをシリコン基板不純物濃度’(I
UB ” 2 X 10ts 、3、ゲート絶縁膜厚t
□X= 100OA、フィールド絶縁膜厚t OXF
=500OAとし、ゲート絶縁膜及びフィールド絶縁膜
材料として、シリコン酸化膜材料(誘電率gx=3.9
)を用いた例について、第3図の角度θをパラメータに
とり、N10Sトランジスタのしきい値電圧の実効チャ
ネル幅依存性を求めると、第4図の様にガる。この第4
図において、広チャネル幅MO8)ランジスタのしきい
値電圧で規格化したしきい値電圧を縦軸にとって示して
いる。図から明らかな様に、角度θがはは76°の時、
実効チャネル幅依存性のない理想的な特性を示す。更に
、例えば、ゲート絶縁膜及びフィールド絶縁膜材料のv
j電率6エを変えて、6x = 10とした場合につい
て、同様に求めると、第5図の様になる。すなわち、θ
=51″の時に理想的な特性を示す。この様に、実効チ
ャネル@lり七1以下、特に1μ以下になると閾値の変
化が目立つようになる。そして、この2種類及びgl
= 6.0について、角度0に対するしきい値電圧の変
化量ΔVT(広チャネル幅トランジスタのしきい値電圧
との差)を実効チャネル幅0.2μを例第6図(a)に
示すと、絶縁膜U電率6エが3.9では角′度θ=63
°〜85°の時、61が6.0では角度θ=52〜82
.5°そしてffx = 10では、角度θ=〜72.
5゜の間で、はとんど実効チャネル幅依存性のないhi
ss)ランジスタ特性がイ得られることが判った。
同様に、εz=1〜110間(Cついて求めた結果を第
6図に示す。図中、斜線で示した領域が絶縁膜C工と角
度0間でilk適化された領域である。すなわち、e工
21は空気の誘電率以上から、また、θ〉50°はとの
角度が余り小さくなるとN10Sトランジスタのチャネ
ル幅方向の寸法が瑣し、高集積化に対して不都合さがあ
るため、この下限が決定される。そして、θ領域の上限
(a)は、θ<0.02778gx十0.2778#x
−1,639fx+88.39で示され、下限(b)け
θ〉−0,009259gニー0・2222 g I
−2,528g I + 76.76となる。好(b’
)、θ〉−0,009”;7−0.1389gx −1
,778gr + 78.93さらに好ましくはΔvT
=±10mVでプロットした上限(al)、θ<0.0
216g1 0.5648’I +1.037’z +
80.51.11t(Lr”)、e > Wg r’
−W X W +S器が艮い。ここに述べた例は絶l
をフィーードに堆積し埋め込む方法であるが、基板形状
が余シ変化しない程度の熱酸化(例えば〜500A)を
行カつてから絶縁膜をw=積し、埋設しても同じ効果&
L1図は、BOX構造の半導体装置の断面図、第2図は
、110X構造(θ−90°)におけるしきい値電圧の
実効チャネル幅依存性を示す特性図、第3図は本発明の
半導体装IMを説明する為の断面図、第4図、第5図、
第6図、紀7図は本発明を口(を明する為の特性eχ1
である。
6図に示す。図中、斜線で示した領域が絶縁膜C工と角
度0間でilk適化された領域である。すなわち、e工
21は空気の誘電率以上から、また、θ〉50°はとの
角度が余り小さくなるとN10Sトランジスタのチャネ
ル幅方向の寸法が瑣し、高集積化に対して不都合さがあ
るため、この下限が決定される。そして、θ領域の上限
(a)は、θ<0.02778gx十0.2778#x
−1,639fx+88.39で示され、下限(b)け
θ〉−0,009259gニー0・2222 g I
−2,528g I + 76.76となる。好(b’
)、θ〉−0,009”;7−0.1389gx −1
,778gr + 78.93さらに好ましくはΔvT
=±10mVでプロットした上限(al)、θ<0.0
216g1 0.5648’I +1.037’z +
80.51.11t(Lr”)、e > Wg r’
−W X W +S器が艮い。ここに述べた例は絶l
をフィーードに堆積し埋め込む方法であるが、基板形状
が余シ変化しない程度の熱酸化(例えば〜500A)を
行カつてから絶縁膜をw=積し、埋設しても同じ効果&
L1図は、BOX構造の半導体装置の断面図、第2図は
、110X構造(θ−90°)におけるしきい値電圧の
実効チャネル幅依存性を示す特性図、第3図は本発明の
半導体装IMを説明する為の断面図、第4図、第5図、
第6図、紀7図は本発明を口(を明する為の特性eχ1
である。
図に於いて、
1・・・半導体基板
2・・・フィールド絶縁膜
3・・・ゲート絶縁膜
4・・・ゲート電極
Claims (2)
- (1)半導体基板表面にチャネル幅1μ以下の電界効果
トランジスタが形成され、このトランジスタ領域を囲む
基板四部に絶縁体が堆積され埋設されて成る半導体装置
において、前記凹部の側壁の角θ≧−0,00”A9g
F−4,2222g I!−2,528ex +76
.76θ〉50゜ CI〉1 を満すことを特徴とする半導体装置。 - (2)半導体基板表面の一部を囲む四部の形状を変数 えない程度に熱部化を行なった後、絶縁体を埋設して成
る酌記特許請求の範囲鶴1項記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56190641A JPS5893250A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置 |
| EP82111034A EP0080731B2 (en) | 1981-11-30 | 1982-11-30 | Semiconductor device comprising a buried oxide isolation |
| DE8282111034T DE3279042D1 (en) | 1981-11-30 | 1982-11-30 | Semiconductor device comprising a buried oxide isolation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56190641A JPS5893250A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5893250A true JPS5893250A (ja) | 1983-06-02 |
Family
ID=16261445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56190641A Pending JPS5893250A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0080731B2 (ja) |
| JP (1) | JPS5893250A (ja) |
| DE (1) | DE3279042D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5173438A (en) * | 1991-02-13 | 1992-12-22 | Micron Technology, Inc. | Method of performing a field implant subsequent to field oxide fabrication by utilizing selective tungsten deposition to produce encroachment-free isolation |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6097072A (en) * | 1996-03-28 | 2000-08-01 | Advanced Micro Devices | Trench isolation with suppressed parasitic edge transistors |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL131898C (ja) * | 1965-03-26 | |||
| US3725160A (en) * | 1970-12-30 | 1973-04-03 | Texas Instruments Inc | High density integrated circuits |
| US3986200A (en) * | 1974-01-02 | 1976-10-12 | Signetics Corporation | Semiconductor structure and method |
| US4161039A (en) * | 1976-12-15 | 1979-07-10 | Siemens Aktiengesellschaft | N-Channel storage FET |
| US4187125A (en) * | 1976-12-27 | 1980-02-05 | Raytheon Company | Method for manufacturing semiconductor structures by anisotropic and isotropic etching |
| JPS55105373A (en) * | 1978-12-04 | 1980-08-12 | Mostek Corp | Metal oxide semiconductor transistor and method of fabricating same |
| DE3174468D1 (en) * | 1980-09-17 | 1986-05-28 | Hitachi Ltd | Semiconductor device and method of manufacturing the same |
-
1981
- 1981-11-30 JP JP56190641A patent/JPS5893250A/ja active Pending
-
1982
- 1982-11-30 DE DE8282111034T patent/DE3279042D1/de not_active Expired
- 1982-11-30 EP EP82111034A patent/EP0080731B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5173438A (en) * | 1991-02-13 | 1992-12-22 | Micron Technology, Inc. | Method of performing a field implant subsequent to field oxide fabrication by utilizing selective tungsten deposition to produce encroachment-free isolation |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0080731A2 (en) | 1983-06-08 |
| EP0080731A3 (en) | 1986-05-07 |
| DE3279042D1 (en) | 1988-10-20 |
| EP0080731B2 (en) | 1991-11-21 |
| EP0080731B1 (en) | 1988-09-14 |
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