JPS589291A - リ−ド・オンリ・メモリ用のデ−タ変更装置 - Google Patents
リ−ド・オンリ・メモリ用のデ−タ変更装置Info
- Publication number
- JPS589291A JPS589291A JP56106927A JP10692781A JPS589291A JP S589291 A JPS589291 A JP S589291A JP 56106927 A JP56106927 A JP 56106927A JP 10692781 A JP10692781 A JP 10692781A JP S589291 A JPS589291 A JP S589291A
- Authority
- JP
- Japan
- Prior art keywords
- data
- rom
- read
- address
- bus line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、リード・オンリ・メモリ用のデータ変更装
置に関する。
置に関する。
リードｅオンリ・メモリ（ＲＯＭ）Ｋ′は、メーカから
の出荷時に内容、例えばキャラクタ変換プログラム等の
オペレーティングシステム（ＯＳ ）を書き込んである
マスクＲＯＭと、ユーザ側で自由に自作プログラムを書
き込めるプログラマブルＲＯＭ（Ｐ−ＲＯＭ）とがあり
、前者はシステムを設計する上での有用性及び廉価性に
おいて、又後者は汎用性において夫々優れているため夫
々広く用いられている。
の出荷時に内容、例えばキャラクタ変換プログラム等の
オペレーティングシステム（ＯＳ ）を書き込んである
マスクＲＯＭと、ユーザ側で自由に自作プログラムを書
き込めるプログラマブルＲＯＭ（Ｐ−ＲＯＭ）とがあり
、前者はシステムを設計する上での有用性及び廉価性に
おいて、又後者は汎用性において夫々優れているため夫
々広く用いられている。
ところモ、このようなマスクＲＯＭ及びＰ−ＲＯＭにお
いては、システムへの実装上又はシステムの運用上、プ
ログラムの一部を変更して使いたい場合があるが、マス
クＲＯＭ及びＰ−ＲＯＭではそのようなことは困難であ
る。
いては、システムへの実装上又はシステムの運用上、プ
ログラムの一部を変更して使いたい場合があるが、マス
クＲＯＭ及びＰ−ＲＯＭではそのようなことは困難であ
る。
なお、Ｐ−ＲＯＭにあっては、新たなＰ−ＲＯＭを用意
して、それに変更したプログラムを書き写すか、Ｐ−Ｒ
ＯＭとして消美可鹸なＲＯＭ（例えばＥＡ−ＲＯＭ）を
用いて、変更する必要がある時に格納プログラムを消去
して、新たに書き直せば良いが、それでは手間がかかつ
て実用上好ましくない。
して、それに変更したプログラムを書き写すか、Ｐ−Ｒ
ＯＭとして消美可鹸なＲＯＭ（例えばＥＡ−ＲＯＭ）を
用いて、変更する必要がある時に格納プログラムを消去
して、新たに書き直せば良いが、それでは手間がかかつ
て実用上好ましくない。
この発明は、上記の点に鑑みてなされたもので、上記の
ようなプログラムの一部を変更する必要のある時に適し
たＲＯＭ用のデータ変更装置を提供することを目的とす
る。
ようなプログラムの一部を変更する必要のある時に適し
たＲＯＭ用のデータ変更装置を提供することを目的とす
る。
そのため、この発明ではＲＯＭからプログラム等の記憶
データを読み出す続出装置において、ＲＯＭの所定アト
にスを設定すると共に、その設定した所定アドレスと前
記読出装置による続出アドレスとが一致した時にのみＲ
ＯＭのデータ読み出しを禁止する読出禁止手段と、この
読出禁止手段がＲＯＭの読み出しを禁止した時にその禁
止データに代わる変更データを出力する変更データ出力
手段とによってＲＯＭ用のデータ変更装置を構成する。
データを読み出す続出装置において、ＲＯＭの所定アト
にスを設定すると共に、その設定した所定アドレスと前
記読出装置による続出アドレスとが一致した時にのみＲ
ＯＭのデータ読み出しを禁止する読出禁止手段と、この
読出禁止手段がＲＯＭの読み出しを禁止した時にその禁
止データに代わる変更データを出力する変更データ出力
手段とによってＲＯＭ用のデータ変更装置を構成する。
以下、この発明の実施例を添付図面を参照しながら説明
する。
する。
第１図は、この発明の一実施例を示すブロック構成図で
ある。
ある。
同図において、中央処理装置（ＣＰＵ）１は、アドレス
バスライン２を介してＲＯＭ３゛の読出アドレスを指定
しながら、その指定したアドレスに格納しであるデータ
をデータバスライン４を介して逐次読み出す。
バスライン２を介してＲＯＭ３゛の読出アドレスを指定
しながら、その指定したアドレスに格納しであるデータ
をデータバスライン４を介して逐次読み出す。
読出禁止手段５は、ＲＯＭ３の変更を要する所定アドレ
哀を設定すると共に、その設定した所定アドレスと、ア
ドレスバスライン２を介して入力されるＣＰＵ１による
読出アドレスとが一致した時にのみ、ＲＯＭ３のチップ
セレクト端子Ｃ８へ出力する信号ｅをハイレベル１Ｈ′
にして、ＲＯＭ乙のデータ読み出しを禁止する。
哀を設定すると共に、その設定した所定アドレスと、ア
ドレスバスライン２を介して入力されるＣＰＵ１による
読出アドレスとが一致した時にのみ、ＲＯＭ３のチップ
セレクト端子Ｃ８へ出力する信号ｅをハイレベル１Ｈ′
にして、ＲＯＭ乙のデータ読み出しを禁止する。
なお、ＲＯＭ３はチップセレクト端子Ｃ８にローレベル
信号が入力されている間のみ能動状態（読出可能）とな
る。
信号が入力されている間のみ能動状態（読出可能）とな
る。
この読出禁止手段５は、例えば第２図に示すように、Ｒ
ＯＭ３の変更を要する所定アドレスを設定するアドレス
バスライン２０ビツト数ｎと同数のスイッチＳＷｏ〜Ｓ
Ｗｎと、これ等のスイッチＳＷ、、ＳＷｎ を夫々抵抗
を介して電圧＋Ｖｃｃで吊った端子ｄ側又はアースに接
続した端子す側の何れか一方に切換えることによって設
定した所定ア′ドレスＡＯＯ〜Ａｏｎ と、アドレスバ
スライン２を介して入力されるＣＰＵｊによる読出アド
レスＡ Ｏ％ Ａ ｎ との排他的論理和の否定をと
るゲート回路Ｇ ｏ ＝ Ｇｎ と、これ等のゲート
回路Ｇｏ〜Ｇｎの各出力の論理積をとるゲート回路ＧＡ
とによって構成することができる。
ＯＭ３の変更を要する所定アドレスを設定するアドレス
バスライン２０ビツト数ｎと同数のスイッチＳＷｏ〜Ｓ
Ｗｎと、これ等のスイッチＳＷ、、ＳＷｎ を夫々抵抗
を介して電圧＋Ｖｃｃで吊った端子ｄ側又はアースに接
続した端子す側の何れか一方に切換えることによって設
定した所定ア′ドレスＡＯＯ〜Ａｏｎ と、アドレスバ
スライン２を介して入力されるＣＰＵｊによる読出アド
レスＡ Ｏ％ Ａ ｎ との排他的論理和の否定をと
るゲート回路Ｇ ｏ ＝ Ｇｎ と、これ等のゲート
回路Ｇｏ〜Ｇｎの各出力の論理積をとるゲート回路ＧＡ
とによって構成することができる。
このように読出禁止手段５を構成すれば、ゲート回路Ｇ
Ａの出力の論理は（Ａｏ■Ａｏｏ ） ” （Ａｔ■Ａ
ＯＩ）・・・・・・・・・（ＡｎｅＡｏｎ）となり、ス
イッチｓｗ、ｓｗｎによって設定した所定アドレスＡ６
ｇ ＝Ａ（Ｉｎと、ＣＰＵ１による読出アドレスＡ（１
〜Ａｎとが一致した時にのみ、ハイレベル１Ｈ′となる
信号ｅを得ることができる。
Ａの出力の論理は（Ａｏ■Ａｏｏ ） ” （Ａｔ■Ａ
ＯＩ）・・・・・・・・・（ＡｎｅＡｏｎ）となり、ス
イッチｓｗ、ｓｗｎによって設定した所定アドレスＡ６
ｇ ＝Ａ（Ｉｎと、ＣＰＵ１による読出アドレスＡ（１
〜Ａｎとが一致した時にのみ、ハイレベル１Ｈ′となる
信号ｅを得ることができる。
第１図に戻って、変更データ出力手段６は、読出禁止手
段５がＲＯＭ３のデータ読み出しを禁止した時にその禁
止データに代わる変更データをデータバスライン４へ出
力する。
段５がＲＯＭ３のデータ読み出しを禁止した時にその禁
止データに代わる変更データをデータバスライン４へ出
力する。
この変更データ出力手段６は、例えば第６図に示すよう
に、ＲＯＭ３の読出禁止データに代わる変更データを設
定するデータバスライン４のビット数と同数のスイッチ
Ｓｏ〜Ｓｍ と、これ等のスイッチ８ｏＳ−８ｍ を夫
々抵抗を介して電圧十Ｖｃｃで吊った端子Ｃ側又はアー
スに接続した端子ｄ側の何れか一方に切換えることによ
って設定した変更データＤｏ、Ｄｍを、読出禁止手段５
から出力される信号ｅ′がハイレベル１Ｈ′の時データ
バスライン４へ出力し、信号ｅがローレベル１Ｌ′の時
出力端子なハイインピーダンスにしてスイッチ８１〜Ｓ
ｍとデータバスライン４とを切り離すトライステートノ
ノファ６ａとによって構成することができる。
に、ＲＯＭ３の読出禁止データに代わる変更データを設
定するデータバスライン４のビット数と同数のスイッチ
Ｓｏ〜Ｓｍ と、これ等のスイッチ８ｏＳ−８ｍ を夫
々抵抗を介して電圧十Ｖｃｃで吊った端子Ｃ側又はアー
スに接続した端子ｄ側の何れか一方に切換えることによ
って設定した変更データＤｏ、Ｄｍを、読出禁止手段５
から出力される信号ｅ′がハイレベル１Ｈ′の時データ
バスライン４へ出力し、信号ｅがローレベル１Ｌ′の時
出力端子なハイインピーダンスにしてスイッチ８１〜Ｓ
ｍとデータバスライン４とを切り離すトライステートノ
ノファ６ａとによって構成することができる。
このように構成すれば、ＣＰＵ１による読出アドレスＡ
、〜Ａｎ が第２図のスイッチＳＷｏ〜ＳＷｎによって
設定したＲＯＭ３における所定アドレスＡｏ・〜Ａｏｎ
と一致′した時には、所定アドレスＡｏｏ＝Ａ・ｎ
に格納され【いるＲＯＭ３のデータの代りにシ第３図の
スイッチＳ、−８ｍによって設定した変更データＤ、−
ＤｍをＣＰＵＩが取り込むことができ、それＫよってＲ
ＯＭ３のプログラムの一部を変更した場合と、見かけ土
間等の作用効果を奏することが可能となる。
、〜Ａｎ が第２図のスイッチＳＷｏ〜ＳＷｎによって
設定したＲＯＭ３における所定アドレスＡｏ・〜Ａｏｎ
と一致′した時には、所定アドレスＡｏｏ＝Ａ・ｎ
に格納され【いるＲＯＭ３のデータの代りにシ第３図の
スイッチＳ、−８ｍによって設定した変更データＤ、−
ＤｍをＣＰＵＩが取り込むことができ、それＫよってＲ
ＯＭ３のプログラムの一部を変更した場合と、見かけ土
間等の作用効果を奏することが可能となる。
なお、上記実施例では第２図のスイッチｓｗ。
〜−８Ｗｎによって指定した所定アドレスのデータしか
変更できないが、例えば第６図のスイッチｓ。
変更できないが、例えば第６図のスイッチｓ。
〜Ｓｍによって特定アドレスヘジャンプする命令を設定
することにより、色々なプログラム変更ニーズに対応で
きる。
することにより、色々なプログラム変更ニーズに対応で
きる。
第４図に、ＲＯＭ３の４アドレス分のデータを変更し得
るようにした実施例の主要ブロック構成図を示す。
るようにした実施例の主要ブロック構成図を示す。
同図において、読出禁止手段５′としては、例えば第２
図に示した読出禁止手段５がらスイッチＳ Ｗｏ、 ８
Ｗｍ及びゲート回路Ｇｏ、Ｇｔのみを省略したものを
、又変更データ出力手段６Ａ〜６Ｄとして、例えば第３
図に示したものと全く同様なものを使用する。
図に示した読出禁止手段５がらスイッチＳ Ｗｏ、 ８
Ｗｍ及びゲート回路Ｇｏ、Ｇｔのみを省略したものを
、又変更データ出力手段６Ａ〜６Ｄとして、例えば第３
図に示したものと全く同様なものを使用する。
そして、デコーダ７によって、ＣＰＵ１にょる読出アド
レスＡＯ〜Ａｎ のうちの下位２ビツトＡＯ。
レスＡＯ〜Ａｎ のうちの下位２ビツトＡＯ。
Ａ１の′″１′、′″０＃の組み合せにシロて変更デー
タ出力手段６Ａ〜６Ｄの伺れか１つを選択すると共に、
このデコーダ７によって選択された変更デ〜り出力手段
６Ａ〜６Ｄの何れか１つに、読出禁止手段５′からのハ
イレベル１Ｈ′の信号ｅをＡＮＤ回路ＧＡＩ〜ＧＡ４に
よって振り分ける。
タ出力手段６Ａ〜６Ｄの伺れか１つを選択すると共に、
このデコーダ７によって選択された変更デ〜り出力手段
６Ａ〜６Ｄの何れか１つに、読出禁止手段５′からのハ
イレベル１Ｈ′の信号ｅをＡＮＤ回路ＧＡＩ〜ＧＡ４に
よって振り分ける。
このようにすれば、読出禁止８手段５′のスイッチＳＷ
２〜ＳＷｎ によって指定した所定アドレス’ Ａ（１
”・Ａ ｚ、 Ｑ、 Ｑ ’から１Ａｎ・・・・・・Ａ
２，１，１′までの４アドレス分のデータの代りに、変
更データ出力手段６Ａ〜６Ｄにおいて設定した変更デー
タを夫々ＯＲ回路群８を介してデータバスライン４へ出
力することができる。
２〜ＳＷｎ によって指定した所定アドレス’ Ａ（１
”・Ａ ｚ、 Ｑ、 Ｑ ’から１Ａｎ・・・・・・Ａ
２，１，１′までの４アドレス分のデータの代りに、変
更データ出力手段６Ａ〜６Ｄにおいて設定した変更デー
タを夫々ＯＲ回路群８を介してデータバスライン４へ出
力することができる。
第５図に、ＲＯＭ３のアドレスＭからアドレスＮまでの
各アドレスのデータを変更し得るようにした実施例の主
要ブロック構成図を示す。
各アドレスのデータを変更し得るようにした実施例の主
要ブロック構成図を示す。
同図において、スイッチ群９，１ｏは、第１図のＲＯＭ
３におけるアドレスＮとアドレスＭ（Ｎ〜Ｍ）を夫々設
定するものである。
３におけるアドレスＮとアドレスＭ（Ｎ〜Ｍ）を夫々設
定するものである。
減算器１１は、ＣＰＵ１による読出アドレスＡ（Ａ６−
Ａ４１ ）からスイッチ群９によって設定したアドレス
Ｎ（Ｎｏ＝Ｎｎ）を減算するようになっており、Ａ−Ｎ
（Ｏの時にのみ十丁すビット端子ＣＢが１１″となる。
Ａ４１ ）からスイッチ群９によって設定したアドレス
Ｎ（Ｎｏ＝Ｎｎ）を減算するようになっており、Ａ−Ｎ
（Ｏの時にのみ十丁すビット端子ＣＢが１１″となる。
減算器１２は、ＣＰＵ１による読出アドレスＡ（Ａｏ＝
Ａｎ）からスイッチ群１０によって設定したアドレスＭ
’ （Ｍｏ −Ｍｎ ）を減算するようになっており、
Ａ−Ｍ（Ｑの時にのみキャリピット端子ＣＢが′″１１
となる。
Ａｎ）からスイッチ群１０によって設定したアドレスＭ
’ （Ｍｏ −Ｍｎ ）を減算するようになっており、
Ａ−Ｍ（Ｑの時にのみキャリピット端子ＣＢが′″１１
となる。
したがって、減算器１１．１２の夫々のキャリピット端
子ＣＢの出力の排他的論理和をとるＥＸ−ＯＲ回路ＧＥ
の出力ｅは、読出アドレスＡがＡ〈Ｎ、Ａ）Ｍの時ロー
レベル％Ｌ’に、Ｎ４Ａ≦Ｍの時ハイレベル％ Ｈｅに
なる。
子ＣＢの出力の排他的論理和をとるＥＸ−ＯＲ回路ＧＥ
の出力ｅは、読出アドレスＡがＡ〈Ｎ、Ａ）Ｍの時ロー
レベル％Ｌ’に、Ｎ４Ａ≦Ｍの時ハイレベル％ Ｈｅに
なる。
なお、スイッチ群ｑ、１ｒｉ、減算器Ｉｆ、１２及びＥ
Ｘ−ＯＲ回路ＧＥとによって読出禁止手段を構成してい
る。
Ｘ−ＯＲ回路ＧＥとによって読出禁止手段を構成してい
る。
そして、変更データ出力手段としてのＲＡＭ１３には、
１’ｔＯＭ３におけやアドレスＮからＭまでの各データ
に対応する変更データを記憶してあり、チップイネーブ
ル端子ＣＢに入力されるＥＸ−ＯＲ回路ＧＥの出力ｅを
インバータ１４で反転した信号ｉがローレベル％ Ｌ
Ｉの時、すなわちＲＯＭ３がハイレベル１Ｈ′の出力ｅ
によって読み出しを禁止されている時にのみ、減算器１
１０減算出力Ｂ。
１’ｔＯＭ３におけやアドレスＮからＭまでの各データ
に対応する変更データを記憶してあり、チップイネーブ
ル端子ＣＢに入力されるＥＸ−ＯＲ回路ＧＥの出力ｅを
インバータ１４で反転した信号ｉがローレベル％ Ｌ
Ｉの時、すなわちＲＯＭ３がハイレベル１Ｈ′の出力ｅ
によって読み出しを禁止されている時にのみ、減算器１
１０減算出力Ｂ。
〜Ｂｎ （ゼロからＭ−Ｎまで）によってアドレス指
定されて、その指定アドレスの変更データがデータバス
ライン４に出力される。
定されて、その指定アドレスの変更データがデータバス
ライン４に出力される。
そのため、ＣＰＵ１はその変更データをＲ，ＯＭ乙のデ
ータの代りに取り込みことができ、それによってやはり
ＲＯＭ３のプログラムの一部を変更した場合と見かけ土
間等の作用効果を奏することが可能となる。
ータの代りに取り込みことができ、それによってやはり
ＲＯＭ３のプログラムの一部を変更した場合と見かけ土
間等の作用効果を奏することが可能となる。
以上説明したように、この発明によるＲＯＭ用のデータ
変更装置にあっては、ＲＯＭ内のプログラムの一部を見
かけ上簡単に変更できるので、システムを設計、運用す
る上で非常に便利である。
変更装置にあっては、ＲＯＭ内のプログラムの一部を見
かけ上簡単に変更できるので、システムを設計、運用す
る上で非常に便利である。
第１図は、この発明の一実施例を示すブロック構成図、
第２図は、第１図の読出禁止手段の一例を示す具体的回
路図、 第３図は、第１図の変更データ出力手段の一例を示す具
体的回路図、 第４図は、この発明の他の実施例を示す主要ブロック構
成図、 第５図は、この発明のさらに他の実施例を示す主要ブロ
ック構成図である。 １・・・・・・中央処理装置（ＣＰＵ）（読出装置〕２
・・・・・・アドレスバスライン ３・・・・・・リード−オンリ・メモリ（ＲＯＭ）
′４・・・・・・データバスライン ５．５シ・・・・・読出禁止手段 ６．６Ａ〜６Ｄ・・・・・・変更データ出力手段第１図 第２図′ 第３図 °１
路図、 第３図は、第１図の変更データ出力手段の一例を示す具
体的回路図、 第４図は、この発明の他の実施例を示す主要ブロック構
成図、 第５図は、この発明のさらに他の実施例を示す主要ブロ
ック構成図である。 １・・・・・・中央処理装置（ＣＰＵ）（読出装置〕２
・・・・・・アドレスバスライン ３・・・・・・リード−オンリ・メモリ（ＲＯＭ）
′４・・・・・・データバスライン ５．５シ・・・・・読出禁止手段 ６．６Ａ〜６Ｄ・・・・・・変更データ出力手段第１図 第２図′ 第３図 °１
Claims (1)
- １ リードｅオンリ・メモリから記憶データを読み出す
読出装置において、前記リード・オンリ・メモリの所定
アドレスを設定すると共に、その設定した所定アドレス
と前記読出装置による読出アドレスとが一致した時にの
み前記リードｅオンリ・メモリのデータ読み出しを禁止
にする読出禁止手段と、この読出禁止手段が前記リード
・オンリ・メモリのデー′夕読み出しを両正した時にそ
の禁止データに代わる変更データを１力する変更データ
出力手段とによって構成し史ことを特徴とするリード・
オ／す・メモリ用のデータ変更装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56106927A JPS589291A (ja) | 1981-07-10 | 1981-07-10 | リ−ド・オンリ・メモリ用のデ−タ変更装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56106927A JPS589291A (ja) | 1981-07-10 | 1981-07-10 | リ−ド・オンリ・メモリ用のデ−タ変更装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS589291A true JPS589291A (ja) | 1983-01-19 |
Family
ID=14446037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56106927A Pending JPS589291A (ja) | 1981-07-10 | 1981-07-10 | リ−ド・オンリ・メモリ用のデ−タ変更装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS589291A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU664718B2 (en) * | 1991-11-15 | 1995-11-30 | Alcatel N.V. | Method of updating data stored in a storage unit |
-
1981
- 1981-07-10 JP JP56106927A patent/JPS589291A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU664718B2 (en) * | 1991-11-15 | 1995-11-30 | Alcatel N.V. | Method of updating data stored in a storage unit |
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