JPS5892001A - デイジタルサ−ボ装置 - Google Patents
デイジタルサ−ボ装置Info
- Publication number
- JPS5892001A JPS5892001A JP18846781A JP18846781A JPS5892001A JP S5892001 A JPS5892001 A JP S5892001A JP 18846781 A JP18846781 A JP 18846781A JP 18846781 A JP18846781 A JP 18846781A JP S5892001 A JPS5892001 A JP S5892001A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- pulse width
- circuit
- width modulation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B11/00—Automatic controllers
- G05B11/01—Automatic controllers electric
- G05B11/26—Automatic controllers electric in which the output signal is a pulse-train
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Feedback Control In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本穐明は、磁気記録再生装置の（ロ）私事な制御するデ
ィジタルサーボ装置に関するものである。
ィジタルサーボ装置に関するものである。
通常、ＶＴＲなどの磁気記味再生値１１には、電１Ｉｌ
１機などの回転系を滑らかに、かつ安定に回転させるた
めに自動周波数制御手段や自動位相制御手段などが設け
られている。磁気記録再生装置の回転系を制御するサー
ｌ装置は、これらの手段を含めてディジタル化が進み、
制御出力にパルス幅変調信号などのディジタル量が用い
られている。
１機などの回転系を滑らかに、かつ安定に回転させるた
めに自動周波数制御手段や自動位相制御手段などが設け
られている。磁気記録再生装置の回転系を制御するサー
ｌ装置は、これらの手段を含めてディジタル化が進み、
制御出力にパルス幅変調信号などのディジタル量が用い
られている。
本ｌｉ＠者らは、第１１１に示すようなディジタルサー
ボ装置を、先ｋｌｌＩＰ願昭５５−１５５８９８号との
制御対象、２は波形整形回路、６はゲート信号−生湯、
４はＡＮＤゲート、５は検出カウンタ、６はラッチ回路
、７はパルス幅変調回路、８は基準カウンタ、１１は低
域通過フィルタ、１２は駆動回路である。
ボ装置を、先ｋｌｌＩＰ願昭５５−１５５８９８号との
制御対象、２は波形整形回路、６はゲート信号−生湯、
４はＡＮＤゲート、５は検出カウンタ、６はラッチ回路
、７はパルス幅変調回路、８は基準カウンタ、１１は低
域通過フィルタ、１２は駆動回路である。
次Ｋ、上記した構成の従来装置の動作を、第１−の要部
のＩ！ｉ形を示す第２図を参照して説明する。
のＩ！ｉ形を示す第２図を参照して説明する。
まず制御対象１より得られる被制御信号Ｓは、波形整形
回路２をへて、比較信号すとしてゲート信勺発生湯ＩＫ
入力する。ゲート信号発生ＩＩ＆では、ａｔ ２１１
（ｔ） Ｋ示すような基準位相信号Ｃと同図（ｔ）Ｋ示
すような比較信号すとの位相差が検出され、その位相差
に相幽するクロックゲート信号ｄ（同図１） ）が出力
される。
回路２をへて、比較信号すとしてゲート信勺発生湯ＩＫ
入力する。ゲート信号発生ＩＩ＆では、ａｔ ２１１
（ｔ） Ｋ示すような基準位相信号Ｃと同図（ｔ）Ｋ示
すような比較信号すとの位相差が検出され、その位相差
に相幽するクロックゲート信号ｄ（同図１） ）が出力
される。
このクロックゲート信号ｄは、ＡＮＤゲート４に入力さ
れ、検、出力クンタ５に入力するクロック信号・をゲー
トする。これにより、検出カウンタＳは、１１２図に）
に示されているようＫ、クロックグー）信号ｄのパルス
ＩＩに応じたクロック信号・を計数する。クロックゲー
ト信号ｄがローレベルになって、ＡＮＤゲート４が閉じ
ると、その直後に同図（呻に示される２ツチパルスｆに
より、検出カウンタＳの針数情報は、ラッチ回路６に転
送され、保持される。ここでラッチ回路６に保持された
情報は、基準カウンタ８の情報とともにパルス幅変調回
路７に入力される。パルス幅変調回路７では、同Ｉｔ
（り Ｋ示されているように、ラッチ回路６の情報に対
応したパルス幅を有し、基準カウンタ８のビットＱｍの
周期信号であるパルス幅変調信号（以下ＰＷＭ信号と略
す）ｇを出力する。このＰＷ１７信号ｇ信号段の低域通
過フィルタ１１を経て駆ｗｈ回路１２に入力され、制御
対象１を制御駆動する。
れ、検、出力クンタ５に入力するクロック信号・をゲー
トする。これにより、検出カウンタＳは、１１２図に）
に示されているようＫ、クロックグー）信号ｄのパルス
ＩＩに応じたクロック信号・を計数する。クロックゲー
ト信号ｄがローレベルになって、ＡＮＤゲート４が閉じ
ると、その直後に同図（呻に示される２ツチパルスｆに
より、検出カウンタＳの針数情報は、ラッチ回路６に転
送され、保持される。ここでラッチ回路６に保持された
情報は、基準カウンタ８の情報とともにパルス幅変調回
路７に入力される。パルス幅変調回路７では、同Ｉｔ
（り Ｋ示されているように、ラッチ回路６の情報に対
応したパルス幅を有し、基準カウンタ８のビットＱｍの
周期信号であるパルス幅変調信号（以下ＰＷＭ信号と略
す）ｇを出力する。このＰＷ１７信号ｇ信号段の低域通
過フィルタ１１を経て駆ｗｈ回路１２に入力され、制御
対象１を制御駆動する。
ここで、制御対象１０位位相所定の位相と異なっている
時の動作を説明する。第２１１ｉｉ１のＡのようｋ、比
較信号６が基準位相信号ｅｌｃ対して所定の位相にある
時には、ＰＷＭ信号ｇのデ鼻−テイは５０にに設定され
ている。いま１例えば負荷が急に大きくなって制御対象
１０位相、つまり比較信号すの位相が１１２１１（ＩＬ
Ｋ示されているように進んだとする。このときクロック
ゲート信号ｄのゲート幅は同図（２）のように小さくな
り、ｌｌ１１出力クンタＳＫ入力されるりμクク数は、
より少なくなる。
時の動作を説明する。第２１１ｉｉ１のＡのようｋ、比
較信号６が基準位相信号ｅｌｃ対して所定の位相にある
時には、ＰＷＭ信号ｇのデ鼻−テイは５０にに設定され
ている。いま１例えば負荷が急に大きくなって制御対象
１０位相、つまり比較信号すの位相が１１２１１（ＩＬ
Ｋ示されているように進んだとする。このときクロック
ゲート信号ｄのゲート幅は同図（２）のように小さくな
り、ｌｌ１１出力クンタＳＫ入力されるりμクク数は、
より少なくなる。
このため検出カウンタＳの計数は所定値より少なくなり
、ラッチ回路６に保持される情報も所定の計数値より小
さいものとなる。したがって／シルス輻変調鵡路７の出
力であるＰＷＭ信号１は、第２図の状１１Ｂの信号ｇの
ようにデ鼻−テイの小さく・信号となる。
、ラッチ回路６に保持される情報も所定の計数値より小
さいものとなる。したがって／シルス輻変調鵡路７の出
力であるＰＷＭ信号１は、第２図の状１１Ｂの信号ｇの
ようにデ鼻−テイの小さく・信号となる。
このため、低域通過フィルタ１１の出力の直流電圧は、
所定値より低くなり、制御対象１の位相番１遍らされる
。
所定値より低くなり、制御対象１の位相番１遍らされる
。
同様にして、制御対象１の位相が所定の位相より逼れた
場合には、以上の各部の動作は上記と反対方−となる。
場合には、以上の各部の動作は上記と反対方−となる。
その結果、ＰＷＭ信号ｇのデ凰−ディは大きくなり、制
御対象１０位相は進められるＯ ここ°でパルス幅変調回路７の構成および動作を説明す
る。Ｎ５図にｌ！部波形を示す。第３！！１ｔ（１）に
示されているような検出カウンタｂのカウント厘を２ツ
チした２ツチ回路６の情報と基準カウンタ８の情報は、
各々対応するビット毎に、＃他的瞼理和ゲー） ９ ｍ
ｌ〜９１．かうなる排他的−理和ゲート評（以俵、Ｅｘ
−ＯＲ群と略す）９．また番１同様な検出回路で比較さ
れる。これらのＥｘ −ＯＲ群９の出力は全てＮＯＲゲ
ート１［１に入力され、さらＫその出力は同図（ＩＫ示
されている一歇信号りとして丁ｆｆ１７リツプ７０ッグ
（以下、Ｔ−ＦＦと略す）１墨のリセット亀子Ｒに入力
される。−万、この丁−ＦＦ１墨のＴ入力信号ＩＫは、
基準カウンタ８のピッ） Ｑｍの信号が入力される。し
たがって、Ｔ入力信号ｌは基準カウンタ６を決まる一定
周期になる。
御対象１０位相は進められるＯ ここ°でパルス幅変調回路７の構成および動作を説明す
る。Ｎ５図にｌ！部波形を示す。第３！！１ｔ（１）に
示されているような検出カウンタｂのカウント厘を２ツ
チした２ツチ回路６の情報と基準カウンタ８の情報は、
各々対応するビット毎に、＃他的瞼理和ゲー） ９ ｍ
ｌ〜９１．かうなる排他的−理和ゲート評（以俵、Ｅｘ
−ＯＲ群と略す）９．また番１同様な検出回路で比較さ
れる。これらのＥｘ −ＯＲ群９の出力は全てＮＯＲゲ
ート１［１に入力され、さらＫその出力は同図（ＩＫ示
されている一歇信号りとして丁ｆｆ１７リツプ７０ッグ
（以下、Ｔ−ＦＦと略す）１墨のリセット亀子Ｒに入力
される。−万、この丁−ＦＦ１墨のＴ入力信号ＩＫは、
基準カウンタ８のピッ） Ｑｍの信号が入力される。し
たがって、Ｔ入力信号ｌは基準カウンタ６を決まる一定
周期になる。
以上の構成において、Ｔ−ＦＦ１Ｍの出力、すなわちＰ
ＷＭ信号ｇは、基準カウンタ６の出力Ｑｌ。
ＷＭ信号ｇは、基準カウンタ６の出力Ｑｌ。
すなわち信号ｌの立下がり部で°Ｈ’に反転し。
ＮＯＲゲート１０からの一歇信号りで’Ｌ’ Ｋなる。
以上のように、パルス幅変調回路７では２ツチ■路６の
情報と基準カウンタ８の各ビット出力とが比較され、ラ
ッチ情報にしたかりたノ（ルス幅で、かつ基準カウンタ
６のビク）Ｑｍで決まる周期のＰＷＭ信号信号比力され
る。
情報と基準カウンタ８の各ビット出力とが比較され、ラ
ッチ情報にしたかりたノ（ルス幅で、かつ基準カウンタ
６のビク）Ｑｍで決まる周期のＰＷＭ信号信号比力され
る。
以上のようなパルス幅変調回路７を有するディシタルサ
ーボ偵置において、５２１’ｌｔＱ／ＣはＴ−ＦＦ１５
に入力される一致信号りとＴ人カ備号魚の位相関係は、
１１３図臼＞、 （ｊ）のよ５になる。っまり、−敏信
号りと、Ｔ人カ信号Ｉの立下がり熾は重なることはない
。
ーボ偵置において、５２１’ｌｔＱ／ＣはＴ−ＦＦ１５
に入力される一致信号りとＴ人カ備号魚の位相関係は、
１１３図臼＞、 （ｊ）のよ５になる。っまり、−敏信
号りと、Ｔ人カ信号Ｉの立下がり熾は重なることはない
。
しかし、グイジタルサーボ装置の起動時や遍ぽ時におい
て負荷が大きくなりた場合には、ＰＷＭ信号信号比１４
図１，３１ Ｋ示されているよ５に’Ｈ’の部分カ非常
に多く、１Ｌ′がわずかに存在する出力となろ。このと
き、Ｅｘ−ＯＲ＃９やＮＯＲゲート１０の遥延量が大き
い場合には、第４図（４）ｋ示すように一款信号ｈ′が
遅延してＴ人カ信号ｉの立下がり端と重なることが起き
る。
て負荷が大きくなりた場合には、ＰＷＭ信号信号比１４
図１，３１ Ｋ示されているよ５に’Ｈ’の部分カ非常
に多く、１Ｌ′がわずかに存在する出力となろ。このと
き、Ｅｘ−ＯＲ＃９やＮＯＲゲート１０の遥延量が大き
い場合には、第４図（４）ｋ示すように一款信号ｈ′が
遅延してＴ人カ信号ｉの立下がり端と重なることが起き
る。
このようなこが起ると、Ｔ−ＦＦ１ｉＳは信号Ｉで反転
することがなく、その出方信号、ｒは常にＩＬ・となる
。つま９、′Ｈ′となるべき信号ｇ〆がｌＬ＃どなって
、誤動作する。
することがなく、その出方信号、ｒは常にＩＬ・となる
。つま９、′Ｈ′となるべき信号ｇ〆がｌＬ＃どなって
、誤動作する。
このような誤動作が生じると、ゲイジタルサーｌ装置の
引き込み特性が劣化するばかりでなく、過渡時の制御特
性に著しい悪影響が及ぶとい５欠点があった。
引き込み特性が劣化するばかりでなく、過渡時の制御特
性に著しい悪影響が及ぶとい５欠点があった。
本発明の目的は、上記した従来技術の欠点をなくして、
ＷＡ＃ｈ作のない、安定に＃作するディジタルサーボ装
置を提供するＫある。
ＷＡ＃ｈ作のない、安定に＃作するディジタルサーボ装
置を提供するＫある。
本発明は、ディジタルサーボ回路の一構成要素であるパ
ルス幅変調回路を、−散出力信号を鈍生ずる手段と、１
個の７リツプ７０ツグと、数個のゲートからなるラッチ
回路により構成し、トリガ入力による７リツグフロツグ
の反転を確実に行ない、−散出力信号の遅延による誤動
作を防止するよ５Ｋした点に特徴がある。
ルス幅変調回路を、−散出力信号を鈍生ずる手段と、１
個の７リツプ７０ツグと、数個のゲートからなるラッチ
回路により構成し、トリガ入力による７リツグフロツグ
の反転を確実に行ない、−散出力信号の遅延による誤動
作を防止するよ５Ｋした点に特徴がある。
以下、本発明の一実ｍ例に１５図により説明する。なお
、Ｍ５＠のｇＩｉｌｌｔＩＬ形は票６図に示す。
、Ｍ５＠のｇＩｉｌｌｔＩＬ形は票６図に示す。
第５図において、１５．１８は反転ゲート、１６．１７
はＮＡＮＤゲートを示し、その他の符号は第１１ｇ１と
同じもの、あるいは同一の嶺部を有す条ものを示す。第
５１１にはパルス幅変調回路７のみが詳述されているが
、その周辺に第１図と同様の回路が設けられており、こ
の回路については記載が省略されている。
はＮＡＮＤゲートを示し、その他の符号は第１１ｇ１と
同じもの、あるいは同一の嶺部を有す条ものを示す。第
５１１にはパルス幅変調回路７のみが詳述されているが
、その周辺に第１図と同様の回路が設けられており、こ
の回路については記載が省略されている。
このような構成の装置において、ラッチ回路６の情報と
基準カウンタ８の各ビットとの比較により得られる一致
信号りは、反転ゲーＮ５を通って、ＮＡＮＤゲー） １
６．１７で構成されるラッチ回路に入力される。いま、
第６図（２）Ｋ示されている一致信号りが一致出力ｔ
Ｈｅを出力すると、ＮＡＮＤゲート１６の出力信号には
同図（３）に示されているようＫ“Ｈｌとなり、反転ゲ
ート１８を介したＰＷＭ信号信号比図（６）のよ５にＬ
１となると同時ｋ ＮＡＮＤゲート１７の出力信号ｊも
同図（荀のよ５ Ｋ ”Ｌ’となる。このとき’ｆ’−
ＦＦ１９のリセットは解除される。
基準カウンタ８の各ビットとの比較により得られる一致
信号りは、反転ゲーＮ５を通って、ＮＡＮＤゲー） １
６．１７で構成されるラッチ回路に入力される。いま、
第６図（２）Ｋ示されている一致信号りが一致出力ｔ
Ｈｅを出力すると、ＮＡＮＤゲート１６の出力信号には
同図（３）に示されているようＫ“Ｈｌとなり、反転ゲ
ート１８を介したＰＷＭ信号信号比図（６）のよ５にＬ
１となると同時ｋ ＮＡＮＤゲート１７の出力信号ｊも
同図（荀のよ５ Ｋ ”Ｌ’となる。このとき’ｆ’−
ＦＦ１９のリセットは解除される。
その後、Ｔ−ＦＦ１９のトリガ入力Ｔに信号量の立下が
り端が入力すると、その逆相出力Ｑが１Ｌａとなる。こ
の結果、信号ｊは°Ｈ＠、信号には”Ｌ” 。
り端が入力すると、その逆相出力Ｑが１Ｌａとなる。こ
の結果、信号ｊは°Ｈ＠、信号には”Ｌ” 。
信号ｇは１Ｈ″となる。その後、再び一致信号りが’Ｈ
’ Ｋなると各信号は反転してラッチ情報にしたがりた
ＰＷＭ信号信号比力される。
’ Ｋなると各信号は反転してラッチ情報にしたがりた
ＰＷＭ信号信号比力される。
今、起動時又は過渡時において、信号ｔ、におよびｇが
ｗｉ４図（１）、 （２）および（３）Ｋ示される位相
関係となりＰＷＭ信号信号比Ｈ＠レベルの時間が長く、
“Ｌ”レベルの時間が短くなったとする。この時、ゲー
ト遅延などＫよつ一致信号りがｗ！６図（６）のｈ′の
裏５な状態、すなわち、信号量の立下りと一歓信号ｈ′
のｌＨルベルが重なった場合を考える。
ｗｉ４図（１）、 （２）および（３）Ｋ示される位相
関係となりＰＷＭ信号信号比Ｈ＠レベルの時間が長く、
“Ｌ”レベルの時間が短くなったとする。この時、ゲー
ト遅延などＫよつ一致信号りがｗ！６図（６）のｈ′の
裏５な状態、すなわち、信号量の立下りと一歓信号ｈ′
のｌＨルベルが重なった場合を考える。
さて、−歇信号ｈ′が’Ｈ’ Ｋなったとすると、ＮＡ
ＮＤゲート１６の出力信号に’、ＮＡＮＤゲート１７の
出力信号ｊ１．およびＰＷＭ信号ｇ′はそれぞれ第６図
（乃、（…、（＠に示されているように、 ’Ｈ”。
ＮＤゲート１６の出力信号に’、ＮＡＮＤゲート１７の
出力信号ｊ１．およびＰＷＭ信号ｇ′はそれぞれ第６図
（乃、（…、（＠に示されているように、 ’Ｈ”。
’Ｌ’、 ’Ｌ’に反転する。この時、Ｔ−Ｆ’Ｆ１
９のリセット信号は信号ｇ′の反転と同時に解除されて
いるので、その直後のトリガ信号１の立ち下がり鴫によ
っても、Ｔ −Ｆ’ Ｆ １９の逆相位相４は、同図−
に示されるように’Ｌ”Ｋ反転し、これによって、信号
ｊ′はＩＬ雪となる。この時、まだ信号ｈ′は遅延して
いるためｅ Ｈｅであるから、信号に′は’Ｈ’ 、信
号ｇ′は−Ｌ書のままである。しばらくして、信号ｈ′
が立ち下がると、信号に′は″Ｌｌ、信号ｇ′はＨ”Ｆ
Ｃ再び反転し、ＰＷＭ信号ｇ′はその大部分が“Ｈ”の
所定通りの信号となる。この時、Ｔ−ＦＦ１９のＱ出力
は”Ｈ’ Ｋなり、再びリセット伏線に入る。、つまり
、本実施例のような構成にすることにより、トリガ信号
ＩＫ対し、−歇信号すが何らかの理由で遅延しても、娯
動作することなく所定のＰＷＭ信号ｇを得ることができ
る。
９のリセット信号は信号ｇ′の反転と同時に解除されて
いるので、その直後のトリガ信号１の立ち下がり鴫によ
っても、Ｔ −Ｆ’ Ｆ １９の逆相位相４は、同図−
に示されるように’Ｌ”Ｋ反転し、これによって、信号
ｊ′はＩＬ雪となる。この時、まだ信号ｈ′は遅延して
いるためｅ Ｈｅであるから、信号に′は’Ｈ’ 、信
号ｇ′は−Ｌ書のままである。しばらくして、信号ｈ′
が立ち下がると、信号に′は″Ｌｌ、信号ｇ′はＨ”Ｆ
Ｃ再び反転し、ＰＷＭ信号ｇ′はその大部分が“Ｈ”の
所定通りの信号となる。この時、Ｔ−ＦＦ１９のＱ出力
は”Ｈ’ Ｋなり、再びリセット伏線に入る。、つまり
、本実施例のような構成にすることにより、トリガ信号
ＩＫ対し、−歇信号すが何らかの理由で遅延しても、娯
動作することなく所定のＰＷＭ信号ｇを得ることができ
る。
なお、前記の実施例においては、ＰＷＭ傭号ｇをリセッ
ト入力晦に接続した例で１明したが、このＰＷＭ信号ｇ
をＴ −Ｆ Ｆ １？のセット人力趨ｋｍ続するように
回路設計できることは勿論である。
ト入力晦に接続した例で１明したが、このＰＷＭ信号ｇ
をＴ −Ｆ Ｆ １？のセット人力趨ｋｍ続するように
回路設計できることは勿論である。
以上のよ５に、本発＠によれば、比較信号と基準信号の
位相差が大きくなったような場合において、ＰＷＭ信号
を発生するＴ−ＦＦのＴ入力信号に対して一歇信号が遅
延しても、誤働作することなく、所望のＰＷＭ信号を得
ることができ、わずかな素子増加で安定なディジタルサ
ーボ装置を提供することかできるという大きな効果があ
る。
位相差が大きくなったような場合において、ＰＷＭ信号
を発生するＴ−ＦＦのＴ入力信号に対して一歇信号が遅
延しても、誤働作することなく、所望のＰＷＭ信号を得
ることができ、わずかな素子増加で安定なディジタルサ
ーボ装置を提供することかできるという大きな効果があ
る。
【図面の簡単な説明】
票１＃Ａは従来技術によるディジタルサーボｆｔ１ｆの
ブロック図、第２図、＊ ｓ ａ’、第４図はそれぞれ
＠１ｗＪの動作を説明するための要部波形図、纂５図は
本発明の一実施例を示す回路図、凧６図は第５ｗＪの要
部波形図である。 ５・・・検出カウンタ、 ６・・・ラッチ（ロ）路、
７・・・パルス幅変調回路、 ８・・・基準カウ
ンタ、１０・・・ＮＯＲゲート、１９・・・Ｔｍフリッ
プ７０ツブ代理人弁理士 平 木 道 人 才１図 才 ２ 図 ２ ３ 図 ４ｒ４ ．５）９・ ： ：
ブロック図、第２図、＊ ｓ ａ’、第４図はそれぞれ
＠１ｗＪの動作を説明するための要部波形図、纂５図は
本発明の一実施例を示す回路図、凧６図は第５ｗＪの要
部波形図である。 ５・・・検出カウンタ、 ６・・・ラッチ（ロ）路、
７・・・パルス幅変調回路、 ８・・・基準カウ
ンタ、１０・・・ＮＯＲゲート、１９・・・Ｔｍフリッ
プ７０ツブ代理人弁理士 平 木 道 人 才１図 才 ２ 図 ２ ３ 図 ４ｒ４ ．５）９・ ： ：
Claims (1)
- （１） カウンタ手段により構成された基準信号発生
回路と、制御対象の＠標値からの娯差に応じたディジタ
ル信号を出力するディジタル検出器と、上記ディジタル
検出器の出力信号と上記基準信号とをディジタル的に比
較し、該ディジタル検出器出方信号の情報に見合りたパ
ルス嘱の信号を出力するパルス幅変調ａｌｌとで構成さ
れたゲイジタルサーｌ装置において、鋏パルス幅変調回
路が、蚊ディジタル検出器出力備号と該基準信号とをデ
ィジタル的に比較して一散信号を一生する手段と、該基
準信号発生回路から出力されるパルス幅変調信号の周期
を決める信号がトリガｌ１ＩＫ入力するフリップフロッ
プと、該フリップフロップの出力信号お皺うッチ励路の
出力を該フリップフロップのリセットあるいはセット入
力端Ｋｍ続すると共に、該ラッチ回路の２入力端に同時
に信号が印加された時、皺ラッチ（ロ）路の出力が優性
に決定される入力端に該−款信号をｉｉｋ続するよ５Ｋ
したことを特徴とするディジタルサーボ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18846781A JPS5892001A (ja) | 1981-11-26 | 1981-11-26 | デイジタルサ−ボ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18846781A JPS5892001A (ja) | 1981-11-26 | 1981-11-26 | デイジタルサ−ボ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5892001A true JPS5892001A (ja) | 1983-06-01 |
| JPS6367202B2 JPS6367202B2 (ja) | 1988-12-23 |
Family
ID=16224223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18846781A Granted JPS5892001A (ja) | 1981-11-26 | 1981-11-26 | デイジタルサ−ボ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5892001A (ja) |
-
1981
- 1981-11-26 JP JP18846781A patent/JPS5892001A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6367202B2 (ja) | 1988-12-23 |
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