【発明の詳細な説明】
本発明はキャパシターを必要とする半導体装置の構造に
関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to the structure of a semiconductor device that requires a capacitor.
従来は、平担な絶縁膜上に形成された１層目の多結晶Ｓ
１とその上に薄い絶縁膜を介して形成された２層目の多
結晶８１とでキャパシターを形成していた。例えば第１
図において８１基板１上に形成された絶縁１［２上に１
層目の多結晶８１３を形成し、その上に薄い絶縁膜４を
介して２層目の多結晶Ｓｉ５を形成している。Conventionally, the first layer of polycrystalline S was formed on a flat insulating film.
1 and a second layer of polycrystal 81 formed thereon via a thin insulating film formed a capacitor. For example, the first
In the figure, 81 insulator 1 formed on substrate 1 [1 on 2]
A polycrystalline layer 813 is formed, and a second layer of polycrystalline Si5 is formed thereon with a thin insulating film 4 interposed therebetween.
従来のキャパシター構造においては平担な絶縁膜上にキ
ャパシターを形成しているために、大きな容量を必要と
する半導体集積回路においてはキャパシタ一部で大きな
面積を古め、チップ面積の増大をもたらし問題であった
。従来の構造でキャパシタ一部の面積を増加させること
なく容量を増すためには絶縁膜４を薄くする方法がある
が、絶縁膜にピンホール、リーク電流等が発生し特性上
の問題を引きおこすために絶Ｉｉ＆膜厚には限度があっ
た。このために容量の増加はキャパシタ一部の面積増大
をもたらし問題であった。In the conventional capacitor structure, the capacitor is formed on a flat insulating film, so in semiconductor integrated circuits that require a large capacitance, a large area of the capacitor is used up in some parts, causing problems such as an increase in the chip area. Met. In order to increase the capacitance without increasing the area of a part of the capacitor in the conventional structure, there is a method of making the insulating film 4 thinner, but this method causes pinholes, leakage current, etc. in the insulating film, which causes problems in characteristics. There was a limit to the absolute Ii & film thickness. For this reason, an increase in capacitance causes a problem in that the area of a portion of the capacitor increases.
本発明の目的はこれらの問題点を改良し、キャハシｐ
−１７５の面積を増大させることなくキャパシター容量
の増加を行なえる半導体装置の構造を提供することにあ
る。The purpose of the present invention is to improve these problems and to
An object of the present invention is to provide a structure of a semiconductor device in which the capacitance of a capacitor can be increased without increasing the area of -175.
以下本発明の実施例を用いて本発明の詳細な説明を行な
う。The present invention will be described in detail below using examples.
第２図は本発明の一実施例を示す断面図である。本図に
おいて１は８１基板、２は熱酸化によるＳｉｎ、絶縁膜
、３は１層目の多結晶ｓ１膜、４は熱酸化による薄いＳ
１０．絶縁膜でその上に５の２層目の多結晶ｓ１膜を形
成しキャパシターを構成している。ここでキャパシタ一
部下の絶縁膜２につシ社て」ま、−絶縁膜２形成のため
の熱酸化等に選択的に酸化される領域と、酸化されない
領域を交互に形成させ凹凸構造とする。以下従来と同様
に１層目の多結晶Ｂ１膜５を形成しその後熱酸化により
薄い絶縁膜４を形成しその上に２層目の多結晶Ｓ１膜５
を形成する。上記凹凸構造により水平方向のみならず縦
方向にキャパシターを形成する事が可能になり、凹凸の
ピッチを適当に選択する事により従来と同面積のキャパ
シタ一部で３０襲から５０％程度キャパシター容量を増
加させる事が可能になりた。FIG. 2 is a sectional view showing an embodiment of the present invention. In this figure, 1 is an 81 substrate, 2 is a thermally oxidized Sin, insulating film, 3 is the first layer polycrystalline S1 film, and 4 is a thin S1 by thermal oxidation.
10. A second polycrystalline s1 film (5) is formed on the insulating film to form a capacitor. Here, the insulating film 2 under a part of the capacitor is made into an uneven structure by alternately forming regions that are selectively oxidized and regions that are not oxidized by thermal oxidation etc. for forming the insulating film 2. . Thereafter, a first layer of polycrystalline B1 film 5 is formed as in the conventional method, and then a thin insulating film 4 is formed by thermal oxidation, and a second layer of polycrystalline S1 film 5 is formed thereon.
form. The uneven structure described above makes it possible to form a capacitor not only horizontally but also vertically, and by appropriately selecting the pitch of the unevenness, the capacitor capacity can be reduced by about 50% from 30 cycles with a portion of the same area as conventional capacitors. It is possible to increase it.
上述のごとく本発明によれば従来と同様のキャパシター
面積で３０襲から５０％程度キャパシター容量を増加さ
せることが可能になり、チップ面、 積の増大を最
小限にできる。また従来の半導体集積回路においてはキ
ャパシター容量を変化させることなくキャパシター面積
の縮少が可能になり、チップ面積を縮少する事が可能に
なる。As described above, according to the present invention, it is possible to increase the capacitor capacity by about 50% from 30 cycles with the same capacitor area as the conventional one, and the increase in chip area and area can be minimized. Furthermore, in conventional semiconductor integrated circuits, the capacitor area can be reduced without changing the capacitor capacitance, making it possible to reduce the chip area.
【図面の簡単な説明】[Brief explanation of the drawing]
第１図は従来のキャパシタ一部の断面図、第２図は本発
明の一実施例を示すキャパシタ一部の断面図である。
１・・・・・・８１基板
２・・・・・・Ｓ１０．絶縁膜
３・・・・・・１層目多結晶Ｓ１膜
４°−°°−Ｓ ｉ Ｏ冨絶縁膜
５・・・・・・２層目多結晶８１膜
以 上FIG. 1 is a sectional view of a portion of a conventional capacitor, and FIG. 2 is a sectional view of a portion of a capacitor showing an embodiment of the present invention. 1...81 board 2...S10. Insulating film 3...First layer polycrystalline S1 film 4°-°°-SiO rich insulating film 5...Second layer polycrystalline 81 film or more