JPS588368A - マルチプロセツサ方式 - Google Patents
マルチプロセツサ方式Info
- Publication number
- JPS588368A JPS588368A JP56106099A JP10609981A JPS588368A JP S588368 A JPS588368 A JP S588368A JP 56106099 A JP56106099 A JP 56106099A JP 10609981 A JP10609981 A JP 10609981A JP S588368 A JPS588368 A JP S588368A
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- Japan
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- central processing
- main memory
- main storage
- processing unit
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
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- Techniques For Improving Reliability Of Storages (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、複数の中央処理装置から構成されるマルチプ
ロセッサ装置に関し、特に、主記憶装置上の障害発生時
の障害処理方式に関する。
ロセッサ装置に関し、特に、主記憶装置上の障害発生時
の障害処理方式に関する。
従来、データ処理装置において中央処理装−が主配憶装
置をアクセスしたとき、上記・憶上で１ビツトのエラー
が発生した場合に社自動的にエラー訂正を行うことがで
きる。しかし、２ビツト以上のエラー殖発生した場合に
はこれを修正することは不可能である仁と、が多ぐ、中
央処理装置に障害発生の報告を行員、中央処理装置のソ
フトウェア制御により主記憶上の障害個所を含むエリア
を切離し、主記憶の再構成を行うように制御される。
置をアクセスしたとき、上記・憶上で１ビツトのエラー
が発生した場合に社自動的にエラー訂正を行うことがで
きる。しかし、２ビツト以上のエラー殖発生した場合に
はこれを修正することは不可能である仁と、が多ぐ、中
央処理装置に障害発生の報告を行員、中央処理装置のソ
フトウェア制御により主記憶上の障害個所を含むエリア
を切離し、主記憶の再構成を行うように制御される。
□複数の中央処理装置からなるマルチプロセッサ装置で
も、上記処理は同様に行われている。しかし、このとき
には、１台の中央処理装置が主記憶上のエラーを検出し
ても他の中央処理装置は独立に動作しているため、その
ソフトウェアが障害の発生した主記憶エリアを切離す以
前に、この主記憶上の障害個所を他の中央処理装置がア
クセスすることがめる。このような場合には中央処理装
置ご処理中のジョブも異常終了することになり、障害が
多方面に波及する欠点を有する。
も、上記処理は同様に行われている。しかし、このとき
には、１台の中央処理装置が主記憶上のエラーを検出し
ても他の中央処理装置は独立に動作しているため、その
ソフトウェアが障害の発生した主記憶エリアを切離す以
前に、この主記憶上の障害個所を他の中央処理装置がア
クセスすることがめる。このような場合には中央処理装
置ご処理中のジョブも異常終了することになり、障害が
多方面に波及する欠点を有する。
本発明はこの点を改良するもので、主記憶のエラ→が複
数の中央処理装置に波及しないようにしたマルチプロセ
ッサ装置を提供することを目的とする。
数の中央処理装置に波及しないようにしたマルチプロセ
ッサ装置を提供することを目的とする。
本発明は１台の中央処理装置が主記憶上のエラーを検出
した時、直ちに他の中央処理装置を一旦停止させ、ソフ
トウェアが主記憶の障害個所を切離し、再構成した後に
他の中央処理装置の動作を再開させるように構成したこ
とを特徴とする。
した時、直ちに他の中央処理装置を一旦停止させ、ソフ
トウェアが主記憶の障害個所を切離し、再構成した後に
他の中央処理装置の動作を再開させるように構成したこ
とを特徴とする。
本発明線、主記憶装置を共通にアクセスする複数の中央
処理装置から構成されるマルチプロセッサ装置において
、各中央処理装置に、前記主記憶装置アクセス時の所定
規模以上の主記憶装置内障害を認識する手段と、前記障
害認識時に他の中法処理装置の動作を停止させる手段と
、−停止中の他中央処理装置の動作を再開する手段とを
備えたことを特徴、とする。
処理装置から構成されるマルチプロセッサ装置において
、各中央処理装置に、前記主記憶装置アクセス時の所定
規模以上の主記憶装置内障害を認識する手段と、前記障
害認識時に他の中法処理装置の動作を停止させる手段と
、−停止中の他中央処理装置の動作を再開する手段とを
備えたことを特徴、とする。
本発明の一実施例を図面に基づいて説明する。
第１図は、本発明第一実施−の要部ブロック構成図であ
る。主配憶装置１は４９ｍの主配憶部２〜５□ を含ネ
、２個、の中央処理装置６１％６２がパス７、−８を介
してそれぞれ接続されている。この中央処、浮装置６１
および６２はパス９を介してそれぞれ接続されている。
る。主配憶装置１は４９ｍの主配憶部２〜５□ を含ネ
、２個、の中央処理装置６１％６２がパス７、−８を介
してそれぞれ接続されている。この中央処、浮装置６１
および６２はパス９を介してそれぞれ接続されている。
第２図は、パス７（または８）の構成図である。
このパス７は７本のパスによ多構成されている。
すなわち、中央処理装置６．（または６２）から主記憶
装置ＩＫ向かう４本のパス１１〜１４および、主記憶装
置１から中央処理装置６．（または６．）Ｋ向かう５本
のパス１６ Ｑ ｔｓとで構成されている。
装置ＩＫ向かう４本のパス１１〜１４および、主記憶装
置１から中央処理装置６．（または６．）Ｋ向かう５本
のパス１６ Ｑ ｔｓとで構成されている。
ｙ、ｓ図輪、ハス９の構成図である。このパス９は４本
のパスにより構成されている。すなわち、中央処理装置
６．から中央処理装置６２へ向う・パス加、２１および
、中央処理装置６２がら中央処理装置６１へ向うパスｎ
、２３とで構成されている。
のパスにより構成されている。すなわち、中央処理装置
６．から中央処理装置６２へ向う・パス加、２１および
、中央処理装置６２がら中央処理装置６１へ向うパスｎ
、２３とで構成されている。
このような回路構成で、本発明の４１１１ある動作を説
明する。中央処理装置６．が主記憶装置ｌをアクセスす
るときには、パス１１のリクエスト信号ａを論理「１」
とする仁とｋよりアクモス要求を出す。このとき、パス
Ｕにこの要求の内容を示すリクエストコードｂを、パス
１３に主記憶上のアドレスを示すアドレス情−報Ｃを、
パス“１４にそのアクセスが主記憶部２〜５への書込要
求であるときＫはその書込データｄをそれぞれ載せて送
出する。
明する。中央処理装置６．が主記憶装置ｌをアクセスす
るときには、パス１１のリクエスト信号ａを論理「１」
とする仁とｋよりアクモス要求を出す。このとき、パス
Ｕにこの要求の内容を示すリクエストコードｂを、パス
１３に主記憶上のアドレスを示すアドレス情−報Ｃを、
パス“１４にそのアクセスが主記憶部２〜５への書込要
求であるときＫはその書込データｄをそれぞれ載せて送
出する。
主記憶装置１が前記アクセス要求を受取り、リクエスト
コードｂの内容が続出要求であると、アドレス情報Ｃに
よ）示される主記憶アドレスに対応する主記憶部２〜５
の内容を□読出す。この読出データｆをパス１７に載せ
、パス１６のリプライ信号′６を論理「１」にして応答
する。アクセス要求が書込要求の場合に社、アドレス情
報ｃＫより示される主記憶上のアドレス位置にバス１４
上の書込データｄを書込み、パス１６のリプライ信号ｅ
ｌｌｃよシアクセス動作の終了を知らせる。ここで、主
記憶装置ｌは前記読出あるいは書込アクセスのいずれの
場合においても、そのアクセス動作が正常に行われたか
否かを示すため、リプライ信号・の送出時にパス１８て
リプライコードｇを返送する。このリプライコードｇは
主記憶部２〜５のアクセス時に′、（イ）正常に終了し
た場合、←）主記憶装置１内の制御部で障害が検出され
た場合、（ハ）主記憶部２〜５のアクセス時に２ビット
以上のエラーが検出された場合等の各場合についてそれ
ぞれに対応するりプライコードが設定されている。
コードｂの内容が続出要求であると、アドレス情報Ｃに
よ）示される主記憶アドレスに対応する主記憶部２〜５
の内容を□読出す。この読出データｆをパス１７に載せ
、パス１６のリプライ信号′６を論理「１」にして応答
する。アクセス要求が書込要求の場合に社、アドレス情
報ｃＫより示される主記憶上のアドレス位置にバス１４
上の書込データｄを書込み、パス１６のリプライ信号ｅ
ｌｌｃよシアクセス動作の終了を知らせる。ここで、主
記憶装置ｌは前記読出あるいは書込アクセスのいずれの
場合においても、そのアクセス動作が正常に行われたか
否かを示すため、リプライ信号・の送出時にパス１８て
リプライコードｇを返送する。このリプライコードｇは
主記憶部２〜５のアクセス時に′、（イ）正常に終了し
た場合、←）主記憶装置１内の制御部で障害が検出され
た場合、（ハ）主記憶部２〜５のアクセス時に２ビット
以上のエラーが検出された場合等の各場合についてそれ
ぞれに対応するりプライコードが設定されている。
・中央処理装置６．は前記リプライコードｇ Ｋ 声り
主記憶アクセスが正常に行われた否かを判断しもし所定
規模以上の障害の発生を検出した場合には、ソフトウェ
アに対して割込みを発生して障害が発生したことを知ら
せるとともに他の中央処理装置６２に対してもパス９に
より、その動作停止を指示する。いま、中央処理装置６
．が主記憶装置１のア）セスで障害の発生したことを検
出すると、パス２０に論理「１」の停止指示信号りを送
出する。
主記憶アクセスが正常に行われた否かを判断しもし所定
規模以上の障害の発生を検出した場合には、ソフトウェ
アに対して割込みを発生して障害が発生したことを知ら
せるとともに他の中央処理装置６２に対してもパス９に
より、その動作停止を指示する。いま、中央処理装置６
．が主記憶装置１のア）セスで障害の発生したことを検
出すると、パス２０に論理「１」の停止指示信号りを送
出する。
中央処理装置６２はこの停止指示信号りを受取ると命令
の・切れ目で処理中０！ｊｂ作を停止し、再開指示信号
１を待ち合せる状態になる。
の・切れ目で処理中０！ｊｂ作を停止し、再開指示信号
１を待ち合せる状態になる。
一方、中央処理装置６１からの障害を知らせる割込みを
受付けたソフトウェアは障害の内容を示すリプライコー
ドｇの内容と主記憶アクセスのアドレス情報Ｃ勢から主
記憶部２〜５の障害個所を判別し、その障害部のみを切
離して主記憶の再構成を行う。
受付けたソフトウェアは障害の内容を示すリプライコー
ドｇの内容と主記憶アクセスのアドレス情報Ｃ勢から主
記憶部２〜５の障害個所を判別し、その障害部のみを切
離して主記憶の再構成を行う。
この再構成の動作については本特許と直接関係が無いた
め省略する。
め省略する。
ソフトウェア紘再構成処理が終ると他の中央処理装置６
２の再開を指示する命令を発行する。中央処理装置６．
はとの命令によりパス２１に論理「１」の再開指示信号
１を送出して、中央処理装置６□に動作の再開を指示す
る。中央処理装置６２はこの再開指示信号ＩＫより動作
を再開し、次の処理に移る。このように、本発明によれ
ば障害を及はす影響が波及することを防７止することが
できる。
２の再開を指示する命令を発行する。中央処理装置６．
はとの命令によりパス２１に論理「１」の再開指示信号
１を送出して、中央処理装置６□に動作の再開を指示す
る。中央処理装置６２はこの再開指示信号ＩＫより動作
を再開し、次の処理に移る。このように、本発明によれ
ば障害を及はす影響が波及することを防７止することが
できる。
第４図は、本発明第二実施例の要部ブロック構成図であ
る。この実施例は％ ４台の中央処理装置別、〜２４４
が主記憶制御装置２５１および２５２を介して主記憶装
置１．および１□をアクセスするマルチプロセラ、す装
置に本発明を実施した例である。
る。この実施例は％ ４台の中央処理装置別、〜２４４
が主記憶制御装置２５１および２５２を介して主記憶装
置１．および１□をアクセスするマルチプロセラ、す装
置に本発明を実施した例である。
７ すなわち、中央処理装置２４．および２４２はパス
がおよび詔を介して主記憶制御装置２５．に接続されて
いる。また、中央処理装置２４５および２４：はパス２
９および父を介して主記憶制御装置２５２に接続されて
いる。この主記憶制御装置′６．および２５２はパス３
１および３２を介して主記憶装置１．に、パスおおよび
詞を介して主記憶装置１２１Ｃそれぞれ接続されている
。また、この主記憶制御装置２５．および２５２ノ 間はパスあにより相互に接続されている。
がおよび詔を介して主記憶制御装置２５．に接続されて
いる。また、中央処理装置２４５および２４：はパス２
９および父を介して主記憶制御装置２５２に接続されて
いる。この主記憶制御装置′６．および２５２はパス３
１および３２を介して主記憶装置１．に、パスおおよび
詞を介して主記憶装置１２１Ｃそれぞれ接続されている
。また、この主記憶制御装置２５．および２５２ノ 間はパスあにより相互に接続されている。
また、パス２７〜３０のバス構成は、前記主配憶アクセ
ス情報に加えて中央処理装置２４．〜２４４から主記憶
制御装置２５１．２５２に送出される他の中央処理装置
に停止を指示する停止指示個分Ｈ１動作の再開を指示す
る禦開指示信号工と、主記憶制御装置５４．２５２から
中央処理装置２４１〜２４４に送出されるその中央処理
装置に停止を指示する停止指示信号Ｈ′および動作の再
開を指示する、再開指示信号１′を送出するパスを含ん
で構成されている。また、パスあの構成は、第３図に示
したと同様に相互の主記憶制御装置怒い２５２に停止指
示信号′ｈ・および再開指示信号１とを送出するノ（ス
で構成されている。
ス情報に加えて中央処理装置２４．〜２４４から主記憶
制御装置２５１．２５２に送出される他の中央処理装置
に停止を指示する停止指示個分Ｈ１動作の再開を指示す
る禦開指示信号工と、主記憶制御装置５４．２５２から
中央処理装置２４１〜２４４に送出されるその中央処理
装置に停止を指示する停止指示信号Ｈ′および動作の再
開を指示する、再開指示信号１′を送出するパスを含ん
で構成されている。また、パスあの構成は、第３図に示
したと同様に相互の主記憶制御装置怒い２５２に停止指
示信号′ｈ・および再開指示信号１とを送出するノ（ス
で構成されている。
このような回路構成で、いま、中央処理装置２４゜が主
記憶アクセスエラーを検出すると）（スｎの停！ 示指示信号Ｈな論理「１“」〜にする。この停止指示１
信号Ｈにより主記憶制御装置部、は）くス部上の停止指
示信号Ｈ′を論理「１」にするとともにノくス語上の相
手装置を停止させる停止指示信号りを論理「１」にする
。主記憶制御装置２５２はこの信号により中央処理装置
潤、と２４４に対してパス四と（資）上の停止指示信号
Ｈ′をそ−れぞれ一理「１」にして停゛止を指示する。
記憶アクセスエラーを検出すると）（スｎの停！ 示指示信号Ｈな論理「１“」〜にする。この停止指示１
信号Ｈにより主記憶制御装置部、は）くス部上の停止指
示信号Ｈ′を論理「１」にするとともにノくス語上の相
手装置を停止させる停止指示信号りを論理「１」にする
。主記憶制御装置２５２はこの信号により中央処理装置
潤、と２４４に対してパス四と（資）上の停止指示信号
Ｈ′をそ−れぞれ一理「１」にして停゛止を指示する。
ソフトウェアに対する割込みとソフトウェアによる主記
憶の再構成と他中央処−装置の再開命令は第一実施例の
場合と同様に行われる。中央処理装置２４．は再開の命
令を解読するとパスｎの再開指示信号工を論理ｒＩＪＫ
Ｌ、主記憶制御装置怒、はパス部上の再開指示信号工′
とノ（スあ上の再開指示信号１を論理「１」とし、主記
憶制御装置２５２はパス四と（９）の再開指示信号工を
論理「１」とすることにより中央処理装置２４２〜２４
４の動作を再開する。他の中央処理装置２４２〜２４４
で主記憶アクセスエラーを検出した場合も同様の動作が
行われる。
憶の再構成と他中央処−装置の再開命令は第一実施例の
場合と同様に行われる。中央処理装置２４．は再開の命
令を解読するとパスｎの再開指示信号工を論理ｒＩＪＫ
Ｌ、主記憶制御装置怒、はパス部上の再開指示信号工′
とノ（スあ上の再開指示信号１を論理「１」とし、主記
憶制御装置２５２はパス四と（９）の再開指示信号工を
論理「１」とすることにより中央処理装置２４２〜２４
４の動作を再開する。他の中央処理装置２４２〜２４４
で主記憶アクセスエラーを検出した場合も同様の動作が
行われる。
本発明は以上説明したように、マルチプロセッサ装置に
おいて、主記憶装置に故障が発生したときに、その障害
を最初に検出した中央処理装置が他の中央処理装置を直
ちに停止させ、ソフトウェア制御により障害の主記憶部
の切離しと主記憶の再構成を行った後に他の中央処理装
置を再開させることとした。したがって、主記憶装置の
障害が他に波及することを防止することができ、装置の
信頼性を向上することができる効果を有する。
おいて、主記憶装置に故障が発生したときに、その障害
を最初に検出した中央処理装置が他の中央処理装置を直
ちに停止させ、ソフトウェア制御により障害の主記憶部
の切離しと主記憶の再構成を行った後に他の中央処理装
置を再開させることとした。したがって、主記憶装置の
障害が他に波及することを防止することができ、装置の
信頼性を向上することができる効果を有する。
第１図は本発明第一実施例の要部ブロック構成図。
第２図および第３図は上記実施例のパスの構成図。
第４図は本発明第二実施例の要部ブロック構成図。
１．１１．１２・・・主記憶装置、２〜５・・・主記憶
部、６い ６２．２４１〜２４４・・・中央処理装置、
７〜９．１１−１４．１５〜１８．２０〜２３．２７−
ａｓ ・・・パス、２５１．２５２・・・主記憶制御
装置゛。 −特許出願人 日本電気株式会社 代理査 弁理士井 出 直孝 Ｍ １ 図 児 ２ 図
部、６い ６２．２４１〜２４４・・・中央処理装置、
７〜９．１１−１４．１５〜１８．２０〜２３．２７−
ａｓ ・・・パス、２５１．２５２・・・主記憶制御
装置゛。 −特許出願人 日本電気株式会社 代理査 弁理士井 出 直孝 Ｍ １ 図 児 ２ 図
Claims (1)
- （１）−個以上の主記憶装置と、この主記憶装置を共通
にアクセスすることのできる複数個の中央処理装置とを
備え、前記主記憶装置の一個が前記主記憶装置に所定の
規模以上の誤りを検出したときに前記主記憶装置の再構
成を実□行するように制御されるマルチプロセッサ方式
において、前記主記憶装置の一個が前記主記憶装置に所
定の規模以、上の誤りを検出したときに、この中央処理
装置以外のｉ央処理装置に対して動作一時停止の命令を
送出し、前記主記憶装置の再構成を実行し、その再構成
が完了した後にこの中央処理装置からこの中央処理装置
以外あ中央処理装置に対して動作再開の命令を送出する
ように制御遮れることを特徴とするマルチプロセッサ方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56106099A JPS588368A (ja) | 1981-07-06 | 1981-07-06 | マルチプロセツサ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56106099A JPS588368A (ja) | 1981-07-06 | 1981-07-06 | マルチプロセツサ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS588368A true JPS588368A (ja) | 1983-01-18 |
Family
ID=14425071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56106099A Pending JPS588368A (ja) | 1981-07-06 | 1981-07-06 | マルチプロセツサ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS588368A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5010937A (ja) * | 1973-04-28 | 1975-02-04 | ||
| JPS522248A (en) * | 1975-06-24 | 1977-01-08 | Hitachi Ltd | Error treating aparatus |
| JPS55121566A (en) * | 1979-03-12 | 1980-09-18 | Hitachi Ltd | Information processor |
-
1981
- 1981-07-06 JP JP56106099A patent/JPS588368A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5010937A (ja) * | 1973-04-28 | 1975-02-04 | ||
| JPS522248A (en) * | 1975-06-24 | 1977-01-08 | Hitachi Ltd | Error treating aparatus |
| JPS55121566A (en) * | 1979-03-12 | 1980-09-18 | Hitachi Ltd | Information processor |
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