JPS5877241A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS5877241A JPS5877241A JP56176035A JP17603581A JPS5877241A JP S5877241 A JPS5877241 A JP S5877241A JP 56176035 A JP56176035 A JP 56176035A JP 17603581 A JP17603581 A JP 17603581A JP S5877241 A JPS5877241 A JP S5877241A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- semiconductor integrated
- circuit device
- oxide film
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路装置に於ける絶縁物分離構造に
係り、特に素子間分離構造に関するものである。
係り、特に素子間分離構造に関するものである。
この種の絶縁物分離構造はトランジスタ等の素子を形成
する場合、コレクターシリコン基板間容量（ＯＣ８と略
す）等の各静電容量を小さくすることによって素子の高
性能化が可能となり通常のＰＮ接合分離方式と同様に多
様に使用されている。
する場合、コレクターシリコン基板間容量（ＯＣ８と略
す）等の各静電容量を小さくすることによって素子の高
性能化が可能となり通常のＰＮ接合分離方式と同様に多
様に使用されている。
まずこれらの製造方法及び構造をＨｉ図、＠２図（ａ）
（ｂ）に示す。
（ｂ）に示す。
第１図はエピタキシャル層を用いたトランジスタ製造に
於ける酸化前の断面図である。製造方法に於いて鉱シリ
コン基板１の上に埋込み層５．エピタキシャル成長及び
絶縁分離領域２を形成した後、下敷酸化膜３．酸化時の
マスクとなるシリコン窒化膜４を成長させ、フォト・リ
ソグラフィにより素子の活性領域６つまりエピタキシャ
ル・アイランド部分のみシリコン窒化膜４が残るように
パターニングする。次に構造に於いては第１の例として
第１図のままスチーム又は酸素雰囲気中でこれらを酸化
することによりシリコン表面はシリコン酸化膜２１とな
り、この酸化膜２１シリコン窒化膜２２界面は喰い込み
いわゆるバード・ピークが生じ第２図（ａ）が形成され
る。
於ける酸化前の断面図である。製造方法に於いて鉱シリ
コン基板１の上に埋込み層５．エピタキシャル成長及び
絶縁分離領域２を形成した後、下敷酸化膜３．酸化時の
マスクとなるシリコン窒化膜４を成長させ、フォト・リ
ソグラフィにより素子の活性領域６つまりエピタキシャ
ル・アイランド部分のみシリコン窒化膜４が残るように
パターニングする。次に構造に於いては第１の例として
第１図のままスチーム又は酸素雰囲気中でこれらを酸化
することによりシリコン表面はシリコン酸化膜２１とな
り、この酸化膜２１シリコン窒化膜２２界面は喰い込み
いわゆるバード・ピークが生じ第２図（ａ）が形成され
る。
第２の例として醸化前にバターニングしたシリコン窒化
膜をマスクとしてエピタキシャル領域を厚さの半分程度
エツチングし、第１の例と同様酸化することにより第２
図（ｂ）が得られる。このとき（ａ）（ｂ）共に絶縁酸
化膜層面２１．２６は全て平坦であることが特徴である
。これらの高温酸化工程に於！為で、素子形成領域及び
絶縁酸化膜界面領域間２３．２８つまり喰い込み領域で
は大きな歪が加わり、その後のトランジスタ形成に於け
るベース・コレクタ接合及びエミッターベース接合で拡
これらの歪により各接合リーク等が生じ易く高集積化・
高性能化は難しかった。
膜をマスクとしてエピタキシャル領域を厚さの半分程度
エツチングし、第１の例と同様酸化することにより第２
図（ｂ）が得られる。このとき（ａ）（ｂ）共に絶縁酸
化膜層面２１．２６は全て平坦であることが特徴である
。これらの高温酸化工程に於！為で、素子形成領域及び
絶縁酸化膜界面領域間２３．２８つまり喰い込み領域で
は大きな歪が加わり、その後のトランジスタ形成に於け
るベース・コレクタ接合及びエミッターベース接合で拡
これらの歪により各接合リーク等が生じ易く高集積化・
高性能化は難しかった。
よって本発明は素子間分離に用いられる絶縁物構造に於
いて、通常の絶縁膜で形成された絶縁分離層内に凹部又
は凸部型絶縁層領域を設は絶縁分離層形成時のシリコン
窒化膜界面の歪をこの凹凸部にて吸収・緩和し、よって
高集積化及び素子の高性能化した分離構造を提供するこ
とにある。
いて、通常の絶縁膜で形成された絶縁分離層内に凹部又
は凸部型絶縁層領域を設は絶縁分離層形成時のシリコン
窒化膜界面の歪をこの凹凸部にて吸収・緩和し、よって
高集積化及び素子の高性能化した分離構造を提供するこ
とにある。
この発明によれば半導体集積回路製造上の各素子間を分
離する絶縁物分離構造に於いて素子を形成する領域界面
の凹凸部の他に、素子近傍に凹部又は凸部を有すること
を特徴とする絶縁物分離構造の半導体集積回路が得られ
る。そして、絶縁物としてはシリコン醗化膜を用い、シ
リコン表面に溝を形成後、酸化することにより四部又は
不純物濃度差により選択的に凸部を形成した酸化物分離
構造が好ましい。
離する絶縁物分離構造に於いて素子を形成する領域界面
の凹凸部の他に、素子近傍に凹部又は凸部を有すること
を特徴とする絶縁物分離構造の半導体集積回路が得られ
る。そして、絶縁物としてはシリコン醗化膜を用い、シ
リコン表面に溝を形成後、酸化することにより四部又は
不純物濃度差により選択的に凸部を形成した酸化物分離
構造が好ましい。
次に本発明の実施例について図面を用いて説明する。第
３図（ａ）、”（ｂ）は絶縁酸化膜３３．４３及び凹部
又は凸部を形成した酸化膜３７．４７を用いた素子離構
造の断面図である。
３図（ａ）、”（ｂ）は絶縁酸化膜３３．４３及び凹部
又は凸部を形成した酸化膜３７．４７を用いた素子離構
造の断面図である。
（ａ）図はシリコン基板３１とその上に形成された埋込
み層３５、素子間分離用の酸化膜３３凹凸部の形成され
た酸化膜３７及びＰＮ絶縁領域３２で分離されたエピタ
キシャルアイランド３６及び酸化時のマスクとなったシ
リコン窒化膜３４とから成る。酸化時にはマスクとなる
シリコン窒化膜３４周辺部に酸化膜３３の喰い込みが生
じ、この界面周辺に凹凸状に形成された酸化膜面３７を
配置する。
み層３５、素子間分離用の酸化膜３３凹凸部の形成され
た酸化膜３７及びＰＮ絶縁領域３２で分離されたエピタ
キシャルアイランド３６及び酸化時のマスクとなったシ
リコン窒化膜３４とから成る。酸化時にはマスクとなる
シリコン窒化膜３４周辺部に酸化膜３３の喰い込みが生
じ、この界面周辺に凹凸状に形成された酸化膜面３７を
配置する。
（ｂ）図は（ａ）図同様シリロン基板４１、その上に形
成された埋込み層４５素子間を分離するための絶縁酸化
膜層４３及び凹凸部を有する酸化膜面４７と酸化時のマ
スクとなったシリコン窒化膜４４とから成る。（ａ）（
ｂ）両者ともに素子近傍に凹凸部を有する絶縁膜３７．
４７を配置することにより酸化時の歪を緩和できる。
成された埋込み層４５素子間を分離するための絶縁酸化
膜層４３及び凹凸部を有する酸化膜面４７と酸化時のマ
スクとなったシリコン窒化膜４４とから成る。（ａ）（
ｂ）両者ともに素子近傍に凹凸部を有する絶縁膜３７．
４７を配置することにより酸化時の歪を緩和できる。
以上説明したように素子間分離に用いられる絶縁物分離
構造に於いて素子領域近傍に凹凸部を有する絶縁層を設
けることにより、酸化時に於けるシリコン窒化膜界面の
歪を緩和し、トランジスタの電気的特性及び集積度を向
上させる効果がある。
構造に於いて素子領域近傍に凹凸部を有する絶縁層を設
けることにより、酸化時に於けるシリコン窒化膜界面の
歪を緩和し、トランジスタの電気的特性及び集積度を向
上させる効果がある。
第１図はトランジスタ形成に於ける酸化前の断面図、第
２図は酸化後の断面図であって、（ａ）図に於いては第
１図をそのまま酸化した断面図、（ｂ）図はエピタキシ
ャル領域をエツチング後酸化した断面図、第３図（ａ）
は第２図（ａ）に凹凸部を有する絶縁層３７又第３図（
ｂ）では凹凸部を有する絶縁層４７を形成した断面図で
ある。 なお図において、１・・・・・・サブ基板、２・・・・
・・絶縁領域、３・・・・・・下敷酸化膜、４・・・・
・・バターニングされたシリコン窒化膜、５・・・・・
・埋込み層、６・・・・・・エピタキシャル・アイラン
ド、２１．２６・・・・・・酸化膜、２２．２７・四・
シリコン窒化膜、２３．２８・・・・・・喰い込み領域
ｓ ３１ Ｈ４１曲” ’ｙ リコン基板１３２．４２
°°°゛°°絶縁領域、３３，４３°゛°゛°°主絶縁
層、３４，４４°°°・・・シリコン窒化膜、３５．４
５・・・・・・埋込み層、３６．４６・・・・・・エピ
タキシャル・ ′アイランド、３７，４７゛・・・・・
凹凸部を有する絶縁層、である。 第 １ 図 第２図 第３図
２図は酸化後の断面図であって、（ａ）図に於いては第
１図をそのまま酸化した断面図、（ｂ）図はエピタキシ
ャル領域をエツチング後酸化した断面図、第３図（ａ）
は第２図（ａ）に凹凸部を有する絶縁層３７又第３図（
ｂ）では凹凸部を有する絶縁層４７を形成した断面図で
ある。 なお図において、１・・・・・・サブ基板、２・・・・
・・絶縁領域、３・・・・・・下敷酸化膜、４・・・・
・・バターニングされたシリコン窒化膜、５・・・・・
・埋込み層、６・・・・・・エピタキシャル・アイラン
ド、２１．２６・・・・・・酸化膜、２２．２７・四・
シリコン窒化膜、２３．２８・・・・・・喰い込み領域
ｓ ３１ Ｈ４１曲” ’ｙ リコン基板１３２．４２
°°°゛°°絶縁領域、３３，４３°゛°゛°°主絶縁
層、３４，４４°°°・・・シリコン窒化膜、３５．４
５・・・・・・埋込み層、３６．４６・・・・・・エピ
タキシャル・ ′アイランド、３７，４７゛・・・・・
凹凸部を有する絶縁層、である。 第 １ 図 第２図 第３図
Claims (2)
- （１）半導体集積回路装置の各素子間を分離する絶縁物
分離構造に於いて、素子を形成する領域界面の凹′凸部
の他に素子近傍絶縁膜に凹部又は凸部を有することを特
徴とする半導体集積回路装置。 - （２）基板表面に溝を形成後酸化することによって凹部
を形成するか又は不純物濃度差により選択的に凸部を形
成した酸化物分離構造を有することを特徴とする特許請
求の範囲第（１）項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56176035A JPS5877241A (ja) | 1981-11-02 | 1981-11-02 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56176035A JPS5877241A (ja) | 1981-11-02 | 1981-11-02 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5877241A true JPS5877241A (ja) | 1983-05-10 |
Family
ID=16006580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56176035A Pending JPS5877241A (ja) | 1981-11-02 | 1981-11-02 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5877241A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5293276A (en) * | 1976-01-30 | 1977-08-05 | Sony Corp | Manufacture for semiconductor device |
| JPS5578543A (en) * | 1978-12-11 | 1980-06-13 | Mitsubishi Electric Corp | Semiconductor with insulating-film separated construction |
| JPS55111144A (en) * | 1979-02-20 | 1980-08-27 | Nec Corp | Manufacturing method of semiconductor device |
-
1981
- 1981-11-02 JP JP56176035A patent/JPS5877241A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5293276A (en) * | 1976-01-30 | 1977-08-05 | Sony Corp | Manufacture for semiconductor device |
| JPS5578543A (en) * | 1978-12-11 | 1980-06-13 | Mitsubishi Electric Corp | Semiconductor with insulating-film separated construction |
| JPS55111144A (en) * | 1979-02-20 | 1980-08-27 | Nec Corp | Manufacturing method of semiconductor device |
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