JPS5873133A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5873133A JPS5873133A JP17148381A JP17148381A JPS5873133A JP S5873133 A JPS5873133 A JP S5873133A JP 17148381 A JP17148381 A JP 17148381A JP 17148381 A JP17148381 A JP 17148381A JP S5873133 A JPS5873133 A JP S5873133A
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- 230000005684 electric field Effects 0.000 claims abstract description 5
- 230000005669 field effect Effects 0.000 claims 2
- 238000000034 method Methods 0.000 abstract description 8
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は冗長性回路を有する半導体装置、特に冗長性回
路用のプログラム素子に関する。
路用のプログラム素子に関する。
現在、冗長性回路用のプログラム素子としては、大別し
て電気的にプログラムするものとレーザー光線などでプ
ログラムするものの２種類がある。
て電気的にプログラムするものとレーザー光線などでプ
ログラムするものの２種類がある。
前者の例として多結晶７リコンに過′罐流を流して多結
晶シリコ７’ｋｆ＃ＷＲするもの、 ｐｆｌ接合に過電
流を流し接合を破壊するもの、ニクロム等の合金に過′
（滝を流し合金を＃断する吃の等がめげられる。
晶シリコ７’ｋｆ＃ＷＲするもの、 ｐｆｌ接合に過電
流を流し接合を破壊するもの、ニクロム等の合金に過′
（滝を流し合金を＃断する吃の等がめげられる。
しかしながら、いずれもグログツムのためには大ｔｉｆ
ｔ必要とし、したがってプログラムをするための回路の
面積が多く必要であり、集積度が低下するという欠点が
あった。
ｔ必要とし、したがってプログラムをするための回路の
面積が多く必要であり、集積度が低下するという欠点が
あった。
一方後者のレーザー光線等でプログラムする方式では、
前者のようなプログラム用回路が不要でおり、そのため
冗長性回路を付加する丸めの面積が小さくてすみ、半導
体装置の＾集積化には有利である。しかしながら、レー
ザー装置等が？１ｉＪ１−であり、部品のコストが高く
つくという欠点があり、ま、九レーザー装置も複雑でＩ
ｆ１便さに欠ける。
前者のようなプログラム用回路が不要でおり、そのため
冗長性回路を付加する丸めの面積が小さくてすみ、半導
体装置の＾集積化には有利である。しかしながら、レー
ザー装置等が？１ｉＪ１−であり、部品のコストが高く
つくという欠点があり、ま、九レーザー装置も複雑でＩ
ｆ１便さに欠ける。
本発明は上記欠点を克服するためになされ九もので、
■プログラム素子製造のための特別の工程がいらず、
■面積が少さくてすみ
■グログ２ムに大電力を必要とせず
し九がうて
■プログラムする丸めの回路も少さくてすみ■ＭＯ８４
ＩＩＩ＆積回路との兼合性のよい電気的にプログラムで
きる素子を提供するものである。
ＩＩＩ＆積回路との兼合性のよい電気的にプログラムで
きる素子を提供するものである。
本発明によるプログラム素子及びそのプログラム方法を
、実施例により図面を用いて説明する。
、実施例により図面を用いて説明する。
７” ａ ／ ９ Ａ素子はＭＯ８型電界幼釆トラ／ジ
スタ（以下ＭＯ８ＦＨＴと称する）である。プログラム
方法は第１図（ａ）、（ｂ）に示すようにＭＯＳＦＥＴ
のドレイン、ソース、基板Ｉｍ極を接地し、ゲートに高
４圧のパルス人を印加する。ここで４１図（ａ）はｎチ
ャ＊ ８Ｍ０８ＦＥＴ 、 （ｂ）ｄ ９ ｆ ヤ４
ルＭＯ８ＦＥＴｃ）場合に示す。ここで使用するＭＯＳ
ＦＥＴとしてはたとえば８４基板比拡抗ｌＯΩ・１．ゲ
ート酸化膜厚３００λ、ノース・ドレイン領域の接合深
さ０．４μｍのものである。
スタ（以下ＭＯ８ＦＨＴと称する）である。プログラム
方法は第１図（ａ）、（ｂ）に示すようにＭＯＳＦＥＴ
のドレイン、ソース、基板Ｉｍ極を接地し、ゲートに高
４圧のパルス人を印加する。ここで４１図（ａ）はｎチ
ャ＊ ８Ｍ０８ＦＥＴ 、 （ｂ）ｄ ９ ｆ ヤ４
ルＭＯ８ＦＥＴｃ）場合に示す。ここで使用するＭＯＳ
ＦＥＴとしてはたとえば８４基板比拡抗ｌＯΩ・１．ゲ
ート酸化膜厚３００λ、ノース・ドレイン領域の接合深
さ０．４μｍのものである。
ＭＯ８ＦｊｌＴの酸化膜にたとえば３ｏｖのパルスｔ
一定のパルス幅にて印加した際のｍ０８Ｆｊ；Ｔの１−
値域圧（縦軸）の変化をパルス幅（横軸）の関数として
示したのが第２図でおる。パルス印加前の閾値電圧が約
０．５ｖで正であったのに対し、０．１秒間パルス倉か
けた場合は閾値電圧が約−ｘＶと員になっている。即ち
パルスを４９口することによシ閾値電圧ｆｔｆ化させる
ことができる。このことを利用してプログラム素子とし
て動作させることができる。
一定のパルス幅にて印加した際のｍ０８Ｆｊ；Ｔの１−
値域圧（縦軸）の変化をパルス幅（横軸）の関数として
示したのが第２図でおる。パルス印加前の閾値電圧が約
０．５ｖで正であったのに対し、０．１秒間パルス倉か
けた場合は閾値電圧が約−ｘＶと員になっている。即ち
パルスを４９口することによシ閾値電圧ｆｔｆ化させる
ことができる。このことを利用してプログラム素子とし
て動作させることができる。
九とえば、このｎチャネルの４Ｓ１０８Ｆｆ！ｉＴｄパ
ルス印加前には閾１１Ｅ−圧が正のエンハンスメント型
のＭＯ８Ｆ’ＷＴで、グートシ圧がＯボルトのときソー
ス・ドレイン間に１流は流扛ないが、パルス印加後はデ
プレッシ璽ン型のＭＯＳＦＥＴとなりゲート電圧が０ボ
ルトのときでも、ソース・ドレイン間は導通している。
ルス印加前には閾１１Ｅ−圧が正のエンハンスメント型
のＭＯ８Ｆ’ＷＴで、グートシ圧がＯボルトのときソー
ス・ドレイン間に１流は流扛ないが、パルス印加後はデ
プレッシ璽ン型のＭＯＳＦＥＴとなりゲート電圧が０ボ
ルトのときでも、ソース・ドレイン間は導通している。
つまり、ソース・ドレイン間が非導通から４通へと変化
し、これによって素子のプログラムを行うことができる
。
し、これによって素子のプログラムを行うことができる
。
一方ｐチャネルＭｆ、）８１ｉ′ｇＴにおいても同様に
閾値電圧が変化し、そのことによってプログ２ムを行う
ことができる。ただしｐチャネルＭＯＳＦＥＴでは閾値
−圧が正のときデプレッシ璽ンｍ、＊のトキがエンハン
スメン）Ｗであるため、パルス印加前に導通していたＭ
Ｏ８ＦＥｉＴをパルス印加後に非導通となるようにプロ
グラムできる。
閾値電圧が変化し、そのことによってプログ２ムを行う
ことができる。ただしｐチャネルＭＯＳＦＥＴでは閾値
−圧が正のときデプレッシ璽ンｍ、＊のトキがエンハン
スメン）Ｗであるため、パルス印加前に導通していたＭ
Ｏ８ＦＥｉＴをパルス印加後に非導通となるようにプロ
グラムできる。
上述したようにパルス印加時間を適切に選んでパルスを
印加することによ、９ 、ＭＯＳＦＥＴのノース・ドレ
イン間をｎチャネルＭＯＳＦＥＴの場合には非導通から
導通へ、ｐチャネル＋４０ＳＦＥＴの場合には導通から
非導通へと変化させることができこれをプログラム素子
として使用できる。
印加することによ、９ 、ＭＯＳＦＥＴのノース・ドレ
イン間をｎチャネルＭＯＳＦＥＴの場合には非導通から
導通へ、ｐチャネル＋４０ＳＦＥＴの場合には導通から
非導通へと変化させることができこれをプログラム素子
として使用できる。
この方式の利点；
■ＭＯ８ＦｇＴをそのまま利用するため特別の１根は不
要。
要。
■ＭＯ８ＦＭＴの大きさは製造技術で定められる歳小寸
法を使用できる。したがって占有山積は小さくてすむ。
法を使用できる。したがって占有山積は小さくてすむ。
■プログラムはパルス状の電圧を加えるだけでヨイ。ゲ
ート電極は他と独立している友め電流はほとんどいらな
い。
ート電極は他と独立している友め電流はほとんどいらな
い。
■プログ２ムは電圧をｏｎ−ｏｆｆするのみで、電流容
量は少さいのでプログラムするための回路も少さくてす
む。
量は少さいのでプログラムするための回路も少さくてす
む。
■ＭＯ８ＦＮＴｉそのまｔ筐うため、ＭＯ８集積回路と
の整合性はよい。
の整合性はよい。
■ｎチャネル、ｐチャネルＭＯ８ＦＷ、Ｔ１に使いわけ
れば、非導通状態から導通状態へのプＰグ之イング、ま
たその逆の導通状態から非導通状虐へのプログラミング
がともに可能となる。
れば、非導通状態から導通状態へのプＰグ之イング、ま
たその逆の導通状態から非導通状虐へのプログラミング
がともに可能となる。
以上実施例を説明したが、ＭＯＳＦＥＴ Ｏゲートに印
加する電圧としては、ゲート酸化膜にかかる電界が７Ｍ
Ｖ／ｃｍ蝋上であれば、同様の効果が得られる。
加する電圧としては、ゲート酸化膜にかかる電界が７Ｍ
Ｖ／ｃｍ蝋上であれば、同様の効果が得られる。
またパルスの印加方法としては、第３図（１）のように
ソース・ゲート間のみにパルス電界Ｂを印加してもよい
。
ソース・ゲート間のみにパルス電界Ｂを印加してもよい
。
また第３図（ｂ）のようにソース・ドレインを同電位と
し、ゲートにパルスＢを加えてもよい。ｐチャネルＭＯ
ＳＦＥＴに関しては第３図（Ｃ）のように基板・ゲート
電極間にパルスＢを印加すればソース・ドレインは他の
一極とつながっていなくてもプログラムできる。
し、ゲートにパルスＢを加えてもよい。ｐチャネルＭＯ
ＳＦＥＴに関しては第３図（Ｃ）のように基板・ゲート
電極間にパルスＢを印加すればソース・ドレインは他の
一極とつながっていなくてもプログラムできる。
以上説明したように本発明によればプログラム素子を容
易に得ることができる。
易に得ることができる。
第１図（ａ）、Φ）は本発明による素子のプログラム法
の一例を説明する丸めの回路図、第２図はプログラムの
原理を説明する特性図、第３図（ａ）〜（Ｃ）は本発明
の他の実施例を説明するための回路図である。 図において、 人、Ｂ・・・・・・・パルス。 代濃人弁理士 則近憲山（はが１名） 第 １ 図 （０−） Ｍ６１ 図 （ｂ） １石 ３ 口 （（ｌン 第３ 図 （ ６３［２Ｉ ・
の一例を説明する丸めの回路図、第２図はプログラムの
原理を説明する特性図、第３図（ａ）〜（Ｃ）は本発明
の他の実施例を説明するための回路図である。 図において、 人、Ｂ・・・・・・・パルス。 代濃人弁理士 則近憲山（はが１名） 第 １ 図 （０−） Ｍ６１ 図 （ｂ） １石 ３ 口 （（ｌン 第３ 図 （ ６３［２Ｉ ・
Claims (3)
- （１） ＭＯ８ｉ′ｇ界効果トランジスタのゲート越極
に電圧を印加した際に生ずる閾値・電圧の変化を冗長性
回路のプログラム素子として利用することｋｎ徴とする
半導体装置。 - （２）ゲート酸化膜に印加される鴫界が７ＭＶ／ｃ＊５
越えるようにゲート４極に電圧全顎えてプログラムする
ことを特徴とする特許請求の範囲第１項記載の半導体装
置。 - （３） ＭＯ８ｆｉ電界効果トランジスタのプログラム
前の閾値電圧が正であることを特徴とする特許請求の範
囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17148381A JPS5873133A (ja) | 1981-10-28 | 1981-10-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17148381A JPS5873133A (ja) | 1981-10-28 | 1981-10-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5873133A true JPS5873133A (ja) | 1983-05-02 |
Family
ID=15923934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17148381A Pending JPS5873133A (ja) | 1981-10-28 | 1981-10-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5873133A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8875385B2 (en) | 2009-10-28 | 2014-11-04 | Univerza V Ljubljani | Apparatus for retaining a package of laminations of an electromagnetic core in a device for the production thereof |
-
1981
- 1981-10-28 JP JP17148381A patent/JPS5873133A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8875385B2 (en) | 2009-10-28 | 2014-11-04 | Univerza V Ljubljani | Apparatus for retaining a package of laminations of an electromagnetic core in a device for the production thereof |
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