JPS5872230A - 集中形優先選択回路のサイクリツク優先制御方式 - Google Patents
集中形優先選択回路のサイクリツク優先制御方式Info
- Publication number
- JPS5872230A JPS5872230A JP16865881A JP16865881A JPS5872230A JP S5872230 A JPS5872230 A JP S5872230A JP 16865881 A JP16865881 A JP 16865881A JP 16865881 A JP16865881 A JP 16865881A JP S5872230 A JPS5872230 A JP S5872230A
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- JP
- Japan
- Prior art keywords
- priority
- cyclic
- request
- controlling system
- selecting circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は複数の装置が１個の装置を共通使用するシステ
ムにおいて、その使用許可を各装置に平等に割当てるこ
とを目的とした方式に関するものである。
ムにおいて、その使用許可を各装置に平等に割当てるこ
とを目的とした方式に関するものである。
第１図にプライオリティ・エンコーダを用いた集中形優
先選択回路の従来方式の一実施例のブロック線図を示す
。また第２図に第１図のプライオリティ・エンコーダの
真理値表を示す。
先選択回路の従来方式の一実施例のブロック線図を示す
。また第２図に第１図のプライオリティ・エンコーダの
真理値表を示す。
プライオリティ−エンコーダが第２図の状態■にあると
き、＃１１図の使用要求信号ＲＱｏ−ＲＱ ｙのウチ一
番早い信号が７リツプフロツプにセットされ、プライオ
リティ・エンコーダの１ｍ端子に出力され、以後この使
用要求信号が解除されるまで次の使用要求信号は受付は
禁止となる。この間にさらに発生し次使用要求信号の受
付順序はそれらの発生順序に無関係にプライオリティ・
エンコーダで規定される優先順序で決定される。（第１
図では優先順序はＩＲＱｖが最も高く。
き、＃１１図の使用要求信号ＲＱｏ−ＲＱ ｙのウチ一
番早い信号が７リツプフロツプにセットされ、プライオ
リティ・エンコーダの１ｍ端子に出力され、以後この使
用要求信号が解除されるまで次の使用要求信号は受付は
禁止となる。この間にさらに発生し次使用要求信号の受
付順序はそれらの発生順序に無関係にプライオリティ・
エンコーダで規定される優先順序で決定される。（第１
図では優先順序はＩＲＱｖが最も高く。
ＲＱｏが最も低い。）との危め、優先順序の低い使用要
求の処理はあとまわしにされ、最悪の場合、優先順序の
高い使用要求が連続すると、それより優先順序の低い１
使用要求ｌはいつまでたりても受付けられない恐れがあ
る。
求の処理はあとまわしにされ、最悪の場合、優先順序の
高い使用要求が連続すると、それより優先順序の低い１
使用要求ｌはいつまでたりても受付けられない恐れがあ
る。
本発明の目的は上記従来技術の欠点をなくし、共通装置
の使用要求信号の優先順序を一定周期でサイクリックに
変更することにより各使用要求信号に対して、受付処理
を平等忙行うことを目的とする集中形優先選択回路のサ
イクリック制御方式を提供することにある。
の使用要求信号の優先順序を一定周期でサイクリックに
変更することにより各使用要求信号に対して、受付処理
を平等忙行うことを目的とする集中形優先選択回路のサ
イクリック制御方式を提供することにある。
本発明の集中形優先選択回路のサイクリック制御方式は
プライオリティ・エンコーダにて２進コード化された使
用要求信号を一定周期でサイクリックに変化する減算カ
ウンタにセットし。
プライオリティ・エンコーダにて２進コード化された使
用要求信号を一定周期でサイクリックに変化する減算カ
ウンタにセットし。
この値に対して一定周期で−１の減算を行い、この減算
結果から使用要求信号の受付優先順序を変化させること
により、優先順序の低い使用要求も平等に受付けられる
よう制御することを特徴とする。
結果から使用要求信号の受付優先順序を変化させること
により、優先順序の低い使用要求も平等に受付けられる
よう制御することを特徴とする。
第４図は本発明の一実施例のブロック線図である。＃Ｉ
５図は＃Ｉ４図のゲート信号作成回路ＧＳＧの真理値表
である。
５図は＃Ｉ４図のゲート信号作成回路ＧＳＧの真理値表
である。
第４図忙おいて、プライオリティ・エンコーダｐＥで２
進コード化された出力Ｙｏ−Ｙｚは出力Ｙｚのディレィ
信号ＬＤの立上り変化で減算カウンタＣＮＴ Ｋセット
され、減算クロックＣＫｓで−１の減算が行われる。こ
の減算カウンタの出力、４ｏ−，４２がゲート信号作成
回路ＧＳＧに入力され、第５図忙示す真理値表に従りて
順次使用要求信号ＲＱ。
進コード化された出力Ｙｏ−Ｙｚは出力Ｙｚのディレィ
信号ＬＤの立上り変化で減算カウンタＣＮＴ Ｋセット
され、減算クロックＣＫｓで−１の減算が行われる。こ
の減算カウンタの出力、４ｏ−，４２がゲート信号作成
回路ＧＳＧに入力され、第５図忙示す真理値表に従りて
順次使用要求信号ＲＱ。
〜ＲＱｔの優先レベルの上限を下けてゆく。
以上述べたようＫ、本発明は最初に受付けられた要求信
号をプライオリティ・エンコーダで２進コード化し、こ
の値を初期値とする減算カウンタの値を一定周期で−１
して使用要求信号の優先レベルの上限を順次変化させる
ことにより、各使用要求信号が平等に受付けられること
を可能とするものである。
号をプライオリティ・エンコーダで２進コード化し、こ
の値を初期値とする減算カウンタの値を一定周期で−１
して使用要求信号の優先レベルの上限を順次変化させる
ことにより、各使用要求信号が平等に受付けられること
を可能とするものである。
第１図は本発明の従来方式の一実施例のブロック線図、
第２図は第１図に示すプライオリティ・エンコーダの真
理値を示す図、第Ｓ図は本発明の一実施例を示すブロッ
ク線図である。 １：Ｄ形エツジトリガ・フリップフロップ、２：プライ
オリティ−エンコーダ。 ＣＫｏ ：基本クロック、ＲＱｏ−ＲＱｒ：使用要求信
号。 Ｃｘ：フリップフロップ用セットクロ２り、５ニー１の
減算カウンタ、 ６：ゲート信号作成回路、 ７：ディレィ回路。 □ ？ １ 図 才 ２ 図 ＊ ： ｄａｙｔ２ Ｃ６ｌｒｅ 才３１ｆｌ −”１ｔ−４図 昭和 ５６ 年特許願第 １６８６５８号発 明の 名
称 集中形優先選択回路のサイクリック優先制御方
式補正をする者 代 理 人 補正の対象 明細書の発明の詳細な説明の禰及び図面の
簡単な説明の欄 −１− １、明細書の＃！５頁、第１４行目に「第４図は」とあ
るな、「第５図は」に訂正する。 入 明細書の第５頁、第１５行目に［第５図Ｉ／ｉ第４
図の］とあるな、「第４図は第５図の」に訂正する。 ５、 明細書の第５頁、第１７行目に「第４図におｉて
」とあるな、ｒ＃Ｉ５図において」に訂正する。 ４、明細書の第４頁、第２行目にｒｇｓ図」とあるな、
「第４図」に訂正する。 ５、 明細書の第４頁、第１６行目に「ブロック線図で
弗る。」とあるな、「ブロック線図、第４図は＃Ｉ５図
のゲート信号作成回路の真理値を示す図である。」に訂
正する。 以上
第２図は第１図に示すプライオリティ・エンコーダの真
理値を示す図、第Ｓ図は本発明の一実施例を示すブロッ
ク線図である。 １：Ｄ形エツジトリガ・フリップフロップ、２：プライ
オリティ−エンコーダ。 ＣＫｏ ：基本クロック、ＲＱｏ−ＲＱｒ：使用要求信
号。 Ｃｘ：フリップフロップ用セットクロ２り、５ニー１の
減算カウンタ、 ６：ゲート信号作成回路、 ７：ディレィ回路。 □ ？ １ 図 才 ２ 図 ＊ ： ｄａｙｔ２ Ｃ６ｌｒｅ 才３１ｆｌ −”１ｔ−４図 昭和 ５６ 年特許願第 １６８６５８号発 明の 名
称 集中形優先選択回路のサイクリック優先制御方
式補正をする者 代 理 人 補正の対象 明細書の発明の詳細な説明の禰及び図面の
簡単な説明の欄 −１− １、明細書の＃！５頁、第１４行目に「第４図は」とあ
るな、「第５図は」に訂正する。 入 明細書の第５頁、第１５行目に［第５図Ｉ／ｉ第４
図の］とあるな、「第４図は第５図の」に訂正する。 ５、 明細書の第５頁、第１７行目に「第４図におｉて
」とあるな、ｒ＃Ｉ５図において」に訂正する。 ４、明細書の第４頁、第２行目にｒｇｓ図」とあるな、
「第４図」に訂正する。 ５、 明細書の第４頁、第１６行目に「ブロック線図で
弗る。」とあるな、「ブロック線図、第４図は＃Ｉ５図
のゲート信号作成回路の真理値を示す図である。」に訂
正する。 以上
Claims (1)
- １、 複数の装置が１個の装置を共有して使用するシス
テムにおいて、その、使用要求を制御するためのプライ
オリティ・エンコー〆を用い良集中形優先選択回路の優
先順序を一定周期でサイクリックに変化させることによ
り、優先順序の高い特定の使用要求のみ受付けられるこ
とを防止し、各要求が平等に受付処理されるように制御
することを特徴とする集中形優先選択回路のサイクリッ
クの優先制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16865881A JPS5872230A (ja) | 1981-10-23 | 1981-10-23 | 集中形優先選択回路のサイクリツク優先制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16865881A JPS5872230A (ja) | 1981-10-23 | 1981-10-23 | 集中形優先選択回路のサイクリツク優先制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5872230A true JPS5872230A (ja) | 1983-04-30 |
Family
ID=15872097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16865881A Pending JPS5872230A (ja) | 1981-10-23 | 1981-10-23 | 集中形優先選択回路のサイクリツク優先制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5872230A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62229353A (ja) * | 1986-03-29 | 1987-10-08 | Toshiba Corp | 共通バス調停方式 |
| JPH01130248A (ja) * | 1987-11-06 | 1989-05-23 | Honeywell Bull Inc | ロックアウト防止回路 |
| JPH01229352A (ja) * | 1988-03-09 | 1989-09-13 | Nec Corp | 記憶装置 |
| JPH01270161A (ja) * | 1988-04-22 | 1989-10-27 | Hitachi Ltd | 共通バス制御方法 |
| JPH08235108A (ja) * | 1995-02-24 | 1996-09-13 | Nec Corp | 調停システム |
-
1981
- 1981-10-23 JP JP16865881A patent/JPS5872230A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62229353A (ja) * | 1986-03-29 | 1987-10-08 | Toshiba Corp | 共通バス調停方式 |
| JPH01130248A (ja) * | 1987-11-06 | 1989-05-23 | Honeywell Bull Inc | ロックアウト防止回路 |
| JPH01229352A (ja) * | 1988-03-09 | 1989-09-13 | Nec Corp | 記憶装置 |
| JPH01270161A (ja) * | 1988-04-22 | 1989-10-27 | Hitachi Ltd | 共通バス制御方法 |
| JPH08235108A (ja) * | 1995-02-24 | 1996-09-13 | Nec Corp | 調停システム |
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