JPS5870296A

JPS5870296A - 音を発する電子機器用の集積回路

Info

Publication number: JPS5870296A
Application number: JP56169750A
Authority: JP
Inventors: 秀雄吉田; 国田　久男
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1981-10-22
Filing date: 1981-10-22
Publication date: 1983-04-26
Also published as: DE3239171A1; US4630222A; DE3239171C2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】この発明は音を発する電子機器用の集積回路に関し、特
にキー人力装置９表示装置を備えるとともに音成合成を
打なって音声出力を与えるようにした市子板器に好適な
大規模集積回路（ＬＳＩ）に関する。

近年、大砲のさく裂音を発するテレビ・ゲームとか、メ
ロディを奏でる電卓や時計１人聞の声を話すポケット学
習機や電→イ、自動時売棲など、音を発する出′子機器
の出現が相次いでいる。こうした製品は、音成合成の発
展とＬＳＩ技術の進歩に負うところが大きい。

音を発する重子機器に用いられる音声合成専用は、基本
的には、第１図で示すように、音声データを蓄えてお（
ＲＯＭＩと、そのデータから音声信号を合成する回路２
と１合成の開始や停止、ｋＯＭｌの読み出しなどを制卸
する回路３とで構成される。育成合成回路２は、汎用性
の観点から、−能・的には音声合成専用のＬＳＩとされ
、この装置Ｗの音声合成部における一つの部品として用
いられるものであった。したがって、このＬＳＩを例　
　　　゛えば計（ｔ４“式や計爽結果等を音声報知する
電卓の構成要素とする場合（第２°図）、電卓本来のキ
ー人力制御、演算制御９表示制御等の制御動作を統括す
るマイクロプロセッサ４があり、このマイクロプロセッ
サが音声合成専用ＬＳＩ２へ命令信号を出力することに
よって音声報知を行うようにして。

いた。

しかしながら、上記音声電卓や音声時計等の規模の装置
では、全体のシステム構成から−みて、その本来の機能
を制御する回路に比べ音声合成に係る回路部分が相当大
きな領域をｊ占める。反面、小型化、コンパクト化を指
向するすう、勢があり、たとえば音声電卓を手のひらに
収まる大きさにしたい要望が強い。

そこで、この発明はこの要望を充足するべくなされたも
ので、育成合成に係る回路部分とキー人力制御、演算制
御１表示制御等を行なう回路とをほぼ完全にワンチップ
化し、音を発する重子機器をコンパクトに構成しうる集
積回路を提供することを目的とする。

この発明の集積回路は、少なくとも、機器本体の制御プ
ログラム（メインプログラム）と合成音作成のための音
声データと該音声データを用いて合成音を作成するため
の制御命令とを予め記憶してお（ＲＯＭと、機器本体の
制御プログラムの実行に基ついて使用される記憶領域と
合成音を作成するための制御命令の実行に基づいて使用
される、記憶領域とを少なくとも有するＲＡＭと、外部
に接続されるキー等の操作入力手段からの入力信号を制
御する操作入力制御手段と、外部に接続される表示手段
を制御する表示制御手段と、入力データ又は音声データ
を処理するための演算制御手段とを１チツプに含む゛こ
とを特徴とする。

以下、この発明を実施例に基づいて説明する。

第３図は一実施例を含む音声合成電卓のブロック図であ
る。図において、１０は１チツプＬＳＩで構成される音
声合成及びその他のコントローラであり、このコントロ
ーラ１０は各種外部接続端子を備えている。ＤＡは音声
信号出力ラインであり音声信号増幅装置ｄ２０と接続さ
れる。この増幅装置２０の出力ラインにスピーカ３０が
接続される。またＦｔ、は増幅装置西゛２０の電源を制
御するための信号でありコントローラ１０の出力ポート
の１嬬子から導出されている。Ｔはストローブ信号用カ
ライン、Ｋはキーリターン信号ラインであり操作入力手
段としてのキー人力装置４０に接続さねている。ｔｌは
コモン信号ライン、Ｓはセグメント信号ラインであり表
示手段たとえば液晶表示装置５０に接続されている。コ
ントローラ１０には、電卓として動作させるメインプロ
グラムと音声データ及び音声合成処理プログラムが予め
記憶されたリードオンリメモリ（ＲＯＭ）と、リードラ
イトメモリ（ＲＡＭ）と、演算制御回路（Ａ　Ｌ　Ｕ　
）等が内蔵されている。このような構成であるため、コ
ントローラ１０は音声合成以外にキー人力ｌ、１（御、
演算制御６表示制御等の多機能の制御動作を竹なう。

第４図はこのコントローラ１０のシステム構成の詳細図
である。図において、１１は音声合成制御、音声データ
、その他の制御プログラム（メインプログラム−電卓演
算のためのプログラム）を予め記憶させたＲＯＭである
。Ａ−Ａ１４は外部ヘメモリを拡張する場合に使用され
るアドレス信号端子であり、Ｄ１〜ｒ）８はデータ信号
端子である。Ｐ　ＣはプログラムカウンタでＲＯＭ１１
内の音声合成側１１１１１あるいはその他の制御プログ
ラムのアドレスを指示する。一方、Ｉ）　Ｐはデータポ
インタであり、音声データのアドレスを指示する。１２
はＲＡＭであり８ビツト×６４＝５１２ビツトの容１■
をもつ。このＲＡＭ１２には、音声合成制御のために使
用される領域１２ａ、電卓演算のために使用される領域
１２ｂ、及び表示用の領域１２Ｃが予め割り当てられて
いる。表示用の領域１２Ｃの各ヒツトは液晶表示装置５
０の各セグメンに対応しており、この領域１２Ｃに表示
パターンを町き込むことによりそのパターンの表示が行
なわれる。また、領域１２ａ　、１２ｂは制御や演算の
ときにレジスタやフラグとして用いられる。ＢはＲＡＭ
１２’のアドレスレジスタであり、またＳＰはスタック
ポインタである。スタックポインタ５Ｐｉｔ、ＲＡＭ１
２のある領域をサブルーチン用のスタックとして使用す
る場合があり、その場合そのアドレス位ｊ１ｔを指示す
る。

３は内部データバス１８の信号、ＲＯＭ１１より出力さ
れる信号、および°アキュムレータ八より出力される信
号に対して算術論理演算を行なう演算回路（ＡＬＵ）で
ある。またＪは判別用フリップ７０′ンブ、　Ｉ−１は
４ビ゛ント目からのキャリー（）Ｘ−フキヤリ−）フリ
ップ７０ツブ、Ｃはキャリーフリップフロップ−Ｃある
。

１４はインストラクションデコーダであり、ＲＯＭ１１
より出力されるＬ位８ビットのオペコードをデコードし
、マイクロオーダーを出力する。

１７はパワーコントロール部であり、内蔵したクロック
ジェネレータＣＧへ開側１信号を与えシステムクロック
Φ１　、Φ２の生成／停止を制御するとともに表示用１
′＠Ｔ源の０Ｎ１０ＦＦ等の制御も行なう。すなわち、
演算中はシステムクロックΦ１、Φ２が、出力され、シ
ステム全体が動作する。また表示中の状態では、システ
ムクロックの発生を停止させることにより、表示制御部
のみ動作させる。このＬＳＩはＣ−ＭＯＳでｊｉ；７．
成さねているため、このようなシステムクロックの停止
ト制御により電力消費を低く押えることができる利点が
ある。

Ｖ　Ｇ　ＧはこのＬＳＩのマイナス電源端子であり論理
レベルのロウレベル（■、）に対応する。ＣＧ１・、Ｃ
Ｇ２は内蔵クロックジェネレータＣＧを発振させるため
の抵抗或いはセラミックフィルタを接続するＭＭ子であ
る。ちなみに、この発振周波数は１３１　Ｋ１１ｚ　　
に選ばれている。Ｏ３Ｃは時計機能のためのオシレータ
であり、この発振信号は分周器ｒ）ＩＶにより分周され
る。Ｘ　、Ｋ２は水晶発振子を接続する端子である。な
お、分周器ＤＩＶの入力部には予めＰＬＡ　（Ｐｒｏｇ
ｒａｍｍａｂｌｅＬｏｇｉｃ　　Ａｒｒａｙ　）が形成
さレテおり、製造工程で適宜設計することにより、内蔵
クロックジェネレータＣＧ又はオツシレータＯ８Ｃのい
ずれかの出力を分周しうる構成である。時計機能として
用いる場合には、分周器ＤＩＶの最終段からは、１秒イ
３号ＩＳが出力される。Ｉ’ＳＰは液晶表示装置５０の
コモン信号発生回路であり、■１〜Ｈ４はコモン信号出
力端子である。またＢＰは、ＲＡ　Ｍの表示用ｅｆｉ域
のアドレス信号も出力する。ＳＢは表示用記憶釦域１２
Ｃからの表示データを一時禁え、液晶表示装置５０ヘセ
グメント信号を晶エネルキーテ与えるバッファであり、
５１〜Ｓ２５ハ液晶表示装置のセグメント端子と接続さ
れる端子でアル。Ｋｉは６ビツトの入力ポートであり、
端子Ｋ　　”””　Ｋ６　にはキー人力装置４０か接続
され、キ−リターン信号が入力される。′ｒｉは８ビツ
トの出力ポートであり、端子Ｔ□〜Ｔ　ｓにはキー人力
装置が接続さね、キーストローブ信号が出力される。ト
ｉは４ビツトの出力ポートであり、本実類例の場合はＦ
４より外部ＲＯＭヘアドレス信号の最−Ｌ位ビットの信
号が出力される。ＰＶｉはＡ　ＬＵ１３より出力される
８ビツトの音声データをラッチするラッチ回路である。

１５はＤ／Ａコンバータであり、Ｉ）ＡｉはＤ／Ａコン
バーター５の出力である。アナログ変換された音声信号
を導出するための端子である。１６はインピーダンス変
換、［６回路であり、端子Ｉ）ＡｉとＤＡｏの間に帰還
抵抗を揉続することにより、外部に簡単な増幅［１１路
を接続するだけでスピーカを駆動することかできる。

ＣＦ、　ｏは外部ＲＯＭにチップイネーブル信号を出力
する端子であり、図示はしないが、チップイネーブル信
号発生１１１１路がマイクロオーダによって動作するよ
うにしている。

なお、端子Ｔ”Ｆ、ＳＴｌ　、ＴＦ、Ｓｒ１はこのＬ　
ＳＩを試験するときに使用する端子である。また、図中
のブロック等において小数字で示すものはビット数を示
している。さらに、第４図中１つの端子に対呟記号で複
数の信号名を示しているが、１つの端子で代表させて図
示したものである。たとえば、Ｋ１〜に６について具体
的に言えば、Ｋ１、に２．に３．に４．に５．に６の信
号に対応して６個の端子（信号名を端子名とも共用して
いる）を設けている意味である。

次に、動作の概略を説明する。

＠５図はＲＯＭ１１のアドレスマツプの概略を示す。Ｒ
ＯＭＩＩは容艶が８にバイトである。音声合成制御プロ
グラムは１ステップ１６ビツト長であり、アドレス００
００〜ＱＩＦＦまでの領域ｖＰに予め書き込まれている
。一方、これ以外は８ビツト長であり０２００〜ＩＦＦ
Ｆまでの領域を、電卓として機能させるためのメインプ
ログラムを記憶させた領域ＭＰと音声データの記憶領域
Ｖ　Ｉ）との２つに分けて使用する。前述、のプログラ
ムカウンタＰＣはｒＪｉＩ記■ＰとＭＰのプログラム領
域のアドレスを指定し、一方データポインタＤＰは前記
ＶＤのデータ領域のアドレスを指定する。

またデータポインタＴ）Ｐは、場合により領域ＭＰのア
ドレスをモ指定する。つまり、データをＲＯＭ１ｌから
取り出す際はデータボ謙ンタＤＰに取り出すべきデータ
のアドレス情報をセットし、ＲＯＭ１１の内容を取り出
す。また、音声合成制御のプログラム命令或いはメイン
プログラム命令を実行してゆく際はプログラムカウンタ
ＰＣにより指定されたステップの命令を実行してゆく毎
にプログラムカウンタＰＣの値をカウントアツプし、順
次実行する。音声合成制御のプログラムは１ステツプが
１６ビツトと長いため、比較的遅いシステムクロッつて
あっても、高速演算が要求される音声合成を行なうこと
ができる。この−Ｌ位８ビットハオヘコードであり、第
４図に示すようにインストラクションデコーダに出力さ
れ、下位８ビツトはオペランドであり内部データバス１
８に出力される。外部ＲＯＭを設ける場合には、この外
部ＲＯＭより読み出された命令は外部データバスより内
部に入力さね、インストラクションデコーダに入力され
る。またデータは内部データバスに入力される。

第６図はＲＯＭＩ　１よりデータ（音声データ）を取り
出す命令１こつぃてそのタイムチャートを示したもので
ある。この命令は２サイクル命令であり、プログラムカ
ウンタＰＣの内容Ｐｉのステップ４にこの命令があった
場合について示している。

１サイクル目■でデータポインター）Ｐにデータ領域の
アドレスがセットされ、２サイクル目■で内部データバ
スに成り込まれる。その、後プログラムカウンタＰＣの
内容がカウントアツプされる。

装置全体の処理手順の概略は第７図の如くである。すな
わち、ＲＯＭＩＩ内のメインプログラムの実行により、
キーの判別、演算、演算結果の表示等の処理を行ない、
音声報知を行なう場合は予め決められた言葉に対応する
語コードをアキュムレータＡにロードし音声合成制御プ
ログラムへジャンプ（サブルーチンコール）することに
よって、その言葉の音声報知が行なわれる。

次に、この発明の目的を′達成するのにより好ましい態
様について説明する。それは、Ｄ／Ａコンバータ１５の
出力部にインピーダンス変換回路１６を内蔵するように
し、かつインピーダンス変」婆回路１６から端子Ｉ）Ａ
ｏをとり出していることである。゛こうすることにより
、スピーカ３０まわりの回路、特に音声増幅Ｎ路を簡単
化できコンパクト化に寄与しうるからである。

第８図はその部分の詳細回路図である。図において、Ｐ
Ｖｔ〜Ｐ■８はディジタル音声信号のラッチ回路であり
、その出力部はゲートＧｌ　、Ｇ２を介してラダー抵抗
回路網からなるｒ）／Ａ変換器１５に接続されている。

このラダー抵抗回路網は、高い精度を得るため拡散抵抗
で措成されている。

このＤ／Ａ変換器１５の出力Ｉ）Ａｉは端子により外部
に取り出されている。一方、１）／Ａ変換器１５の出力
にはインピーダンス変換ｒ”’ｌ　路１６としてのイン
バーター回路Ａが設けられている。そして、インバータ
回路Ａの出方は端子により外部に取り出されている。す
なわち、インバータＩｉう’ｌ路Ａの入出力間っまりｆ
）１［記端子ＤＡｏと端子ＤＡｉとの間に帰還抵抗ＦＲ
を接続することによってこのインバータ回路Ａをリニア
なアンプとして利用するものである。−とれは、ラダー
抵抗回路網の抵抗Ｒは数十にΩ程度であるのでＤ　／　
Ａ変換１ｉ−１’ｌ路１５の出＋　カインピーダンスは
がなり高い。そこで、インピーダンス変換回路きしての
インバータ回路Ａによりその出力インピーダンスを低く
したものである。

こうして重加を外部に取り出すことができ、第９図に示
すように、１つのトランジスタ１゛ｒ１　　だけのエミ
ッタホロワ回路でスピーカ３ｏを駆動すること広できる
。なお、第９図の回路では、帰還抵抗ＦＲを呵々抵抗と
して示しているが、これはＬＳｌの特性−トのバ？ツキ
を考慮するためである。

次に、このＬＳＩの省電対策にＳ及する。Ｄ／Ａｉ換回
路１５の入力に設けられているＮ　Ａ　Ｎ　Ｉ）ゲー）
Ｇｌは信号Ａｍ　ｐ　ｌこよって制御される（なお、ゲ
ートＧ１−の−詳細は二点鎖線で囲んで図中右下に示す
。）。この信号Ａｍｐは、ＡｍＰ＝Ｆ１（ＡＣＬ−４−
５Ｔ）なる論理で生成される。信号Ｆ１は１１１■述の
如くアンプ電源をＯＮするための信号（ボートＦ１から
も出力される）、ＡＣＬはオートクリヤ状態の信号、Ｓ
Ｔは表示生状態を示す信号−である。つまり、音声出力
中でありかつオートクリヤ状態でなく演算中状態であわ
はＮＡＮＤゲートはクロックドゲートとして動作し、ラ
ッチＰ■ｉの内容かＤ／Ａ変換される。その他の場合は
ＮＡＮＤゲートｃ、１の出力は”Ｈ”となるため１）／
Ａ変換回路の入力は”Ｌ”となる。このため、ラダー抵
抗回路網には電流が流れず無駄な’Ｔｈ１（力ｉｆｊ費
がない。

一方、インピーダンス変換回路もこのＡ　ｍ　ｐ　１■
号によって制御されている。インバータＩ、アナログス
イッチＡＳ、ＭＯＳゲートＰＭがこの制御回路を構成し
ている。もしこの制御回路がなければ、インバータ回路
Ａの入力が′１４′のとき、出力が１■”となるため、
帰還抵抗ＦＲを介して電流が滞れ、音声出力を行なわな
い状態で無駄な電力消費がある。これに対し、制御回路
を設けると、Ａｍｐ信号か＃’（、Ｈのときアナログス
イッチＡＳがＯＦ　Ｆとなり、インバータ回路Ａの入力
が“）Ｉ”となる。端子１）Ａｏは“Ｉ−”となり帰還
抵抗ＦＲには宙′流が流れない。また、第９図に示すよ
うな音声ｊｌ：’１幅Ｎ路を接続している場合、トラン
ジスタＴ　ｒ□はＯＦＦし、スピーカ３０にも無駄な電
流が流れない。このよう１こ、制御回路による省電の利
点は大きい。

なお、上述の実施例は、数種類ある音声合成力おいてｔ
［ｖに有効であることを指摘しておく。

以りのように、この発明によれば、育成合成に係る回路
部分とキー人力制御、演算制御９表示制御をなす回路と
をほぼ完全にワンチップ化するようにしたので、機器全
体の回路構成が極めて簡１１１゜となり、したかつて、
装置の大きさをコンバク化できるとともに基板や基板パ
ターンおよび全体の部品点数を考慮すればコストダウン
を図りうる利点もある。

【図面の簡単な説明】

第１図は音“再合成装置の基本構成を示すブロック図、
第２図は音を発する電子機器の従来構成を示すブロック
図、第３図は一実施例を適用した音声軍制の全体構成の
ブロックト１、第４図は一実施例のシステム構成の詳細
ブロック図、第５図はに部の詳細回路図、第９図は外部
回路の接続構成の一例を示す図である。１０・・・１チツプのコントローラ、１１・・・ＲＱＭ
。１２・・・ＲＡＭ、１３・・・、ＡＬＵ、１４・・・イ
ンストラクションデコーダ、１５・・・Ｄ／Ａコンバー
タ、１７・・・内部データバス、Ｋｉ・・・キー人力ボ
ート部、ＢＰ・・・コモン信号発生回路。

Claims

【特許請求の範囲】

（１）音を発する重子機器に用いられる集積回路であっ
て、少なくとも、機器本体の制御プログラム（メインプ
ログラム）と合成音作成のための音声データと該音声デ
ータを用いて合成音を作成するための制御命令とを予め
記憶してお（ＲＯＭと、機器本体の制御プログラムの実
行に基づいて使用される記憶領域と合成音を作成するた
めの制御命令の実行に基づいて使用される記憶領域とを
少なくとも有するＲＡＭと、外部に接続される操作入力
手段からの入力信号を制御する操作入力制御手段と、外
部に接続される表示手段を制御する表示制御手段と、入
力データ又は音声データ等を、処理するための演算制御
手段とを１チツプに含むことを特徴とする音を発する電
子］〉器用の集積回路。