JPS5869119A - 択一選択回路 - Google Patents
択一選択回路Info
- Publication number
- JPS5869119A JPS5869119A JP16846681A JP16846681A JPS5869119A JP S5869119 A JPS5869119 A JP S5869119A JP 16846681 A JP16846681 A JP 16846681A JP 16846681 A JP16846681 A JP 16846681A JP S5869119 A JPS5869119 A JP S5869119A
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- JP
- Japan
- Prior art keywords
- circuit
- controlled
- turned
- switches
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
Landscapes
- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、タッチ式のテレビジョン選局スイッチの如く
、同時に２以上のスイッチの投入が鴎操作につながる様
な選択スイッチ回路の改良に係り、仮に２以上のスイッ
チが同時に投入（或は選択）された場合には細筒動作せ
ず、その様な場合に生じる不都合を回避することを王た
る目的とする択一選択回路に関するものである。
、同時に２以上のスイッチの投入が鴎操作につながる様
な選択スイッチ回路の改良に係り、仮に２以上のスイッ
チが同時に投入（或は選択）された場合には細筒動作せ
ず、その様な場合に生じる不都合を回避することを王た
る目的とする択一選択回路に関するものである。
この櫨の回路において、２以上のスイッチの投入があっ
た場合に予め定められ友優先順位に応じていずれか−の
スイッチのみが作動する方式或は、帛に瞬時にでも早く
投入されたスイッチの重金判別し動作せしめる方式等種
々の回路が提東されているが、いずれも回路が複雑とな
るばかりでなく、という点を避は得ないのが現状である
。
た場合に予め定められ友優先順位に応じていずれか−の
スイッチのみが作動する方式或は、帛に瞬時にでも早く
投入されたスイッチの重金判別し動作せしめる方式等種
々の回路が提東されているが、いずれも回路が複雑とな
るばかりでなく、という点を避は得ないのが現状である
。
本発明はこのような従来例の欠点の改善全課題とするも
のである。
のである。
以下本発明の択一選択回路の詳ａｋ−実施回路を示す第
１図全参照しつつ説明する。
１図全参照しつつ説明する。
この実施例においては便宜上４個のスイッチ（８１）（
８２）（ｓ、） （８４）全択一的に操作すること全意
図した回路を例示しているが、テレビジョン受像機の選
局回路の如＜１０以上の択一選択スイッチを使用する様
な場合にも使用し得ることば１會俟友ない。
８２）（ｓ、） （８４）全択一的に操作すること全意
図した回路を例示しているが、テレビジョン受像機の選
局回路の如＜１０以上の択一選択スイッチを使用する様
な場合にも使用し得ることば１會俟友ない。
前記スイッチ（Ｓｌ）〜（Ｓ４〕は、各々その操作目的
に応じて対応する被制御回路（Ｏｚ） （Ｃ２） （Ｃ
３）或は（Ｃ４）に接続されている。この被制御回路（
Ｃ３）〜（Ｃ４）は、テレビジョン選局回路を対象とす
る場合には対応するチャンネル制御電圧を発生するため
のスイッチング素子を含む選局用の集積回路であるがそ
れ自体は公知であるので詳細を避ける。
に応じて対応する被制御回路（Ｏｚ） （Ｃ２） （Ｃ
３）或は（Ｃ４）に接続されている。この被制御回路（
Ｃ３）〜（Ｃ４）は、テレビジョン選局回路を対象とす
る場合には対応するチャンネル制御電圧を発生するため
のスイッチング素子を含む選局用の集積回路であるがそ
れ自体は公知であるので詳細を避ける。
この被制御回路（ＣＩ） （Ｃり （０３） （Ｃ４）
Ｖｉ、いずれも択一動作のみに適し、２以上の回路が
制御された場合には、誤動作につながる様な回路として
理解されればよい。
Ｖｉ、いずれも択一動作のみに適し、２以上の回路が
制御された場合には、誤動作につながる様な回路として
理解されればよい。
本発明の択一選択回路は大別して、単一スイッチ投入時
と２以上のスイッチ投入時とで異なる出力電圧を発生す
べく構成される第１回路（１）と、この異電圧の間に状
態反転の閾値を持つ第２回路（Ｗ及びこの回路の出力で
制御される被制御スイッチ素子（’ｒ）で構成される。
と２以上のスイッチ投入時とで異なる出力電圧を発生す
べく構成される第１回路（１）と、この異電圧の間に状
態反転の閾値を持つ第２回路（Ｗ及びこの回路の出力で
制御される被制御スイッチ素子（’ｒ）で構成される。
前記第１−回路（１）は、各々そのゲートとドレインと
全直結したデプレッション型のＦ Ｅ Ｔ （Ｏｆ）
（Ｄり（ＤＪ）（ＤＪ） ’にドレイン負荷とし、各ゲ
ートに対応するスイッチ（Ｓｌ）〜（Ｓ、）の投入に伴
い負電圧を制御入力として受けるエンハンスメン）［Ｉ
’ＥＴ（Ｅｌ） （Ｐｈ） （Ｅａ）（Ｆ４）と、谷Ｆ
Ｅ Ｔ （Ｊ）〜（Ｆ４）に対し共通のソース抵抗を
形成するデプレッション型Ｆ’ ＥＴ （Ｆ）の接続で
構成され、前記ＩＰＥＴのソースと前記共通のＦＥＴの
ドレインとの接続点−〇に、後述の如く単一のス官ツチ
の投入時と２以上のスイッチ投入時とにおいて異る電圧
ｖ１、ｖ２ヲ発生するＯ 上記第２回路（［ＤＩ／′ｉ、前記第１回路（Ｉ）の出
力電圧■１とｖ２の間に状態反転の一値′Ｉ！−持つ一
種の負帰還センサアンプである。この回路は、各々ドレ
ン−ソースチャンネル￥ｉｌ−直列接続したエンハンス
メント型のＩＦ Ｗ Ｔ （Ｆｌ） （Ｆ２）で構成さ
れる一種の可変バイアス回路（Ｂ）と、プッシュプル形
式のインバータアンプ（Ｎ及び後者から前者への負帰還
接続（Ｎ）とで構成される。
全直結したデプレッション型のＦ Ｅ Ｔ （Ｏｆ）
（Ｄり（ＤＪ）（ＤＪ） ’にドレイン負荷とし、各ゲ
ートに対応するスイッチ（Ｓｌ）〜（Ｓ、）の投入に伴
い負電圧を制御入力として受けるエンハンスメン）［Ｉ
’ＥＴ（Ｅｌ） （Ｐｈ） （Ｅａ）（Ｆ４）と、谷Ｆ
Ｅ Ｔ （Ｊ）〜（Ｆ４）に対し共通のソース抵抗を
形成するデプレッション型Ｆ’ ＥＴ （Ｆ）の接続で
構成され、前記ＩＰＥＴのソースと前記共通のＦＥＴの
ドレインとの接続点−〇に、後述の如く単一のス官ツチ
の投入時と２以上のスイッチ投入時とにおいて異る電圧
ｖ１、ｖ２ヲ発生するＯ 上記第２回路（［ＤＩ／′ｉ、前記第１回路（Ｉ）の出
力電圧■１とｖ２の間に状態反転の一値′Ｉ！−持つ一
種の負帰還センサアンプである。この回路は、各々ドレ
ン−ソースチャンネル￥ｉｌ−直列接続したエンハンス
メント型のＩＦ Ｗ Ｔ （Ｆｌ） （Ｆ２）で構成さ
れる一種の可変バイアス回路（Ｂ）と、プッシュプル形
式のインバータアンプ（Ｎ及び後者から前者への負帰還
接続（Ｎ）とで構成される。
前記可変バイアス回路を構成するＦＦ１Ｔのうち（Ｆｚ
）のゲートはソースと直結すると共に前記プッシュプル
インバータ（Ａ）の出方端子に直流接続されている。上
記プッシュプルインバータ（Ａ）は、ゲート・ソース関
ｖｆ−直結したデプレッション型のＦＢＴＤｓをドレイ
ン負荷とし、前記ＦＩＣＴ（Ｆ、）のソースに印加され
る第１回路（Ｉ＞の出力電圧をゲート入力トスるエンハ
ンスメント型のＦＥＴ（Ｐ、）と、各々そのドレイン・
ソース間のチャンネルを直結し、一方のＦ’ＥＴ（７４
）のゲートにインバータアンプとして機能する前記ＰＥ
Ｔ（Ｆ、）のインバータ出力を入力として受け、他方の
ＦｇＴ（Ｆｓ）のゲートに上記第１回路（Ｉ）の出力を
入力として受ける様に接続されるいわゆるプッシュプル
接続ＦＦＸＴとで形成される。
）のゲートはソースと直結すると共に前記プッシュプル
インバータ（Ａ）の出方端子に直流接続されている。上
記プッシュプルインバータ（Ａ）は、ゲート・ソース関
ｖｆ−直結したデプレッション型のＦＢＴＤｓをドレイ
ン負荷とし、前記ＦＩＣＴ（Ｆ、）のソースに印加され
る第１回路（Ｉ＞の出力電圧をゲート入力トスるエンハ
ンスメント型のＦＥＴ（Ｐ、）と、各々そのドレイン・
ソース間のチャンネルを直結し、一方のＦ’ＥＴ（７４
）のゲートにインバータアンプとして機能する前記ＰＥ
Ｔ（Ｆ、）のインバータ出力を入力として受け、他方の
ＦｇＴ（Ｆｓ）のゲートに上記第１回路（Ｉ）の出力を
入力として受ける様に接続されるいわゆるプッシュプル
接続ＦＦＸＴとで形成される。
前記第２回路（社）の出力を制御入力とする被制御スイ
ッチ素子（Ｔ）＃ｉ、動作時例えば上記被制御回路（Ｃ
り・・・（Ｃ４）にｔ源を供給すべく構成され、上記ス
イッチ（Ｓｌ）・・・（Ｓ４）のうちいずれか単一のス
イッチのみが投入（或は操作）された場合にのみそのス
イッチに対応する被制御回路が動作する机に択一選択性
ｔ−持たせる。
ッチ素子（Ｔ）＃ｉ、動作時例えば上記被制御回路（Ｃ
り・・・（Ｃ４）にｔ源を供給すべく構成され、上記ス
イッチ（Ｓｌ）・・・（Ｓ４）のうちいずれか単一のス
イッチのみが投入（或は操作）された場合にのみそのス
イッチに対応する被制御回路が動作する机に択一選択性
ｔ−持たせる。
次に本発明回路の動作につき第２図の動作特性図を参照
しつつ説明する。
しつつ説明する。
いま、＠１回路（Ｉ）の％ Ｆ Ｅ Ｔ （Ｄｔ） −
（ＤＪ）のドレイン及びＮ Ｅ Ｔ（力１のゲートにＶ
ＤＤＣ−１０ｖ）の′電圧を印加し、共通のＮ Ｅ Ｔ
（Ｆ）のソースをアースに接続し友状態で、例えばス
イッチ（Ｓｌ）のみが投入され、ＦＩＴ（Ｅ工）のゲー
トのみに負電圧が印加されると、このＦＩＴのみが導通
し、等動的に１８０にΩの抵抗として機能する。前記Ｉ
ＦＫＴＣＤＩ）と、同様に２０にΩの抵抗として機能す
るＰ Ｋ ’Ｉ’ （Ｆ）とけ相俟って分圧回路として
働き、出力点（０）にｖ１＝−１，５Ｖの直流出力を生
じる。
（ＤＪ）のドレイン及びＮ Ｅ Ｔ（力１のゲートにＶ
ＤＤＣ−１０ｖ）の′電圧を印加し、共通のＮ Ｅ Ｔ
（Ｆ）のソースをアースに接続し友状態で、例えばス
イッチ（Ｓｌ）のみが投入され、ＦＩＴ（Ｅ工）のゲー
トのみに負電圧が印加されると、このＦＩＴのみが導通
し、等動的に１８０にΩの抵抗として機能する。前記Ｉ
ＦＫＴＣＤＩ）と、同様に２０にΩの抵抗として機能す
るＰ Ｋ ’Ｉ’ （Ｆ）とけ相俟って分圧回路として
働き、出力点（０）にｖ１＝−１，５Ｖの直流出力を生
じる。
次に、誤って第１、第２スイツチ（８１）（Ｓりが同時
に投入された場合には、上記Ｆ’ Ｅ Ｔ （ｔ、）
（Ｂ２）のゲートが共に負電位となるので、両ＦＥＴは
共に導通し、Ｆ ＥＴ （ＤＩ） （Ｄ２）の並列接続
とＦ Ｅ Ｔ（Ｆ）の直列接続によって分圧回路が形成
される。
に投入された場合には、上記Ｆ’ Ｅ Ｔ （ｔ、）
（Ｂ２）のゲートが共に負電位となるので、両ＦＥＴは
共に導通し、Ｆ ＥＴ （ＤＩ） （Ｄ２）の並列接続
とＦ Ｅ Ｔ（Ｆ）の直列接続によって分圧回路が形成
される。
その際分圧出力けＶｇ＝−１−８Ｖとなる。
次に第２回路（１１）の動作につき第２図の動作説明図
を参照し乍ら説明する。
を参照し乍ら説明する。
第２図に於ては、横軸に時間Ｔ′ｆ：縦軸に出力電圧Ｖ
ｏｅ採り、時刻ｔ１においては単一のスイッチのみが投
入され、時刻ｔ！において２つのスイッチが投入された
場合を例にとり、対応して第１回路（Ｉ）の出力ｖ工の
変化と第２回路（Ｗの出力ｖｏの変化を示している。勿
論実際には、何も操作しない状態から単１のスイッチ或
は２以上のスイッチが操作されるという場合の万が多い
と考えられるが対比の次めに第２図の如く表わしたもの
である〇いま第２回路（ＩＩ）に第１回路の出力のうち
高い万の電圧ｖ１＝−１，５ｖが入力サレルトＦＥＴ
（Ｂ３） トぐＢ５）とは共にゲート入力電圧ｖ１に応
じて導通し、可成り高いインピーダンスを呈し、Ｆｇ’
ｒ（ｙｔ）Ｖｉ逆に相当低いインピーダンスを呈す。従
って出力端子（θ）の電位＃−１ＶＤＤの電位に近ずき
略−５５Ｖの出力音生じる。
ｏｅ採り、時刻ｔ１においては単一のスイッチのみが投
入され、時刻ｔ！において２つのスイッチが投入された
場合を例にとり、対応して第１回路（Ｉ）の出力ｖ工の
変化と第２回路（Ｗの出力ｖｏの変化を示している。勿
論実際には、何も操作しない状態から単１のスイッチ或
は２以上のスイッチが操作されるという場合の万が多い
と考えられるが対比の次めに第２図の如く表わしたもの
である〇いま第２回路（ＩＩ）に第１回路の出力のうち
高い万の電圧ｖ１＝−１，５ｖが入力サレルトＦＥＴ
（Ｂ３） トぐＢ５）とは共にゲート入力電圧ｖ１に応
じて導通し、可成り高いインピーダンスを呈し、Ｆｇ’
ｒ（ｙｔ）Ｖｉ逆に相当低いインピーダンスを呈す。従
って出力端子（θ）の電位＃−１ＶＤＤの電位に近ずき
略−５５Ｖの出力音生じる。
この出力は、ＦＥＴ（Ｆ＋）のゲートとＦＥＴ（Ｆりの
ソース及びゲートに帰還されるので結果として■１は状
態反転の閾値上越えることなく出力電圧ｖ。
ソース及びゲートに帰還されるので結果として■１は状
態反転の閾値上越えることなく出力電圧ｖ。
は−５５Ｖ程度に保持されることになる。
次に第２回路ｆｆ１）に第１回路（１）の出力のうち低
い万の電圧Ｖ２＝ １−８ｖが入力芒しルト、ＦＩＴ
（Ｂ３）ＣＦ、）ｔｄ可成り低いインピーダンスを呈し
、ＦＥＴ（Ｂ４）は逆に可成り高いインピーダンスを呈
す。
い万の電圧Ｖ２＝ １−８ｖが入力芒しルト、ＦＩＴ
（Ｂ３）ＣＦ、）ｔｄ可成り低いインピーダンスを呈し
、ＦＥＴ（Ｂ４）は逆に可成り高いインピーダンスを呈
す。
従って出力電圧Ｖ。はアース電位に近ずく、この電位は
負帰還され安定した状態でＶ！け第２回路の状態反転の
閾値を越え友形となり、出力電圧−■。は略−Ｕ、４Ｖ
に保たれる。上記被制御スイッチング素子（Ｔ） ７６
Ｖｏ ＝ ５５ ｖの場合にのみオンとなり上記被
制御回路（Ｃ１）・・・（Ｃ４）を電源付勢し、単一選
択性能を付与する。
負帰還され安定した状態でＶ！け第２回路の状態反転の
閾値を越え友形となり、出力電圧−■。は略−Ｕ、４Ｖ
に保たれる。上記被制御スイッチング素子（Ｔ） ７６
Ｖｏ ＝ ５５ ｖの場合にのみオンとなり上記被
制御回路（Ｃ１）・・・（Ｃ４）を電源付勢し、単一選
択性能を付与する。
本発明は上述の如き構成であるから、■Ｃ内にと
簡単なＰＥＴ回路を組込むの、で、２以上のスイッ出来
る０
る０
第１図は本発明の一実施回路図、第２図は動作説明図で
ある。 （Ｉ）・・・第１回路、（■）・・・第２回路、（Ｃ）
・・・被制御回路、（Ｔ）・・・スイッチング素子、（
ＤＩ） ＣＤｔ） （Ｄｓ）（Ｄ４）（Ｆ） （甲・・
・デプレッシェン型Ｆ ’Ｅ Ｔ 、 （Ｅｌ） （Ｂ
２） ＣＭｓ） （Ｂ４） （Ｆｌ） （Ｆ２） Ｃ１
３） （Ｂ４） （Ｂ６）・・・エンハンスメント型Ｆ
Ｍ Ｔ −、（８１） （Ｂ２） （８３） （８４
） ・”スイッチ。 出願人 三洋電機株式会社 代理人 弁理士 佐町靜夫
ある。 （Ｉ）・・・第１回路、（■）・・・第２回路、（Ｃ）
・・・被制御回路、（Ｔ）・・・スイッチング素子、（
ＤＩ） ＣＤｔ） （Ｄｓ）（Ｄ４）（Ｆ） （甲・・
・デプレッシェン型Ｆ ’Ｅ Ｔ 、 （Ｅｌ） （Ｂ
２） ＣＭｓ） （Ｂ４） （Ｆｌ） （Ｆ２） Ｃ１
３） （Ｂ４） （Ｂ６）・・・エンハンスメント型Ｆ
Ｍ Ｔ −、（８１） （Ｂ２） （８３） （８４
） ・”スイッチ。 出願人 三洋電機株式会社 代理人 弁理士 佐町靜夫
Claims (3)
- （１）単一スイッチ投入時と２以上のスイッチ投入時と
で異なる出力電圧を発生する第１回路と、この異電圧の
間に状態反転の閾値を持つ第２回路及びこの回路の出力
で制御される被制御スイッチ素子を備え、前記スイッチ
素子が上記単一スイッチ投入時の与に制御される様に構
成した択一選択（ロ）路。 - （２）前記第１回路を、谷負荷抵抗全備え対応するスイ
ッチの投入に伴う信号によってイン（若しくはオフ）す
るＦＩＩＣＴスイッチ素子を共通の抵抗に接続し、この
抵抗とスイッチ素子との接続点から出力を取り出す回路
で栴成し友ことを特徴とする特許請求の範囲第１項記載
の択一選択回路。 - （３） 前記負荷抵抗の値を共通の抵抗の値より大き
く選定したことを特徴とする特許−求の範囲第１項若し
くは第２項記載の択一選択回路。 ン誠とする可変バイアス回路を備え、前記ＰＥＴのゲー
トに負帰還接続を施したＦＥＴインバータで形成される
一種のセンスアンプで構成したことを特徴とする％ｌｙ
！ｆ−請求の範囲第１項乃至第６項記載の択一選択回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16846681A JPS5869119A (ja) | 1981-10-20 | 1981-10-20 | 択一選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16846681A JPS5869119A (ja) | 1981-10-20 | 1981-10-20 | 択一選択回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5869119A true JPS5869119A (ja) | 1983-04-25 |
Family
ID=15868627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16846681A Pending JPS5869119A (ja) | 1981-10-20 | 1981-10-20 | 択一選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5869119A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0189074U (ja) * | 1987-01-29 | 1989-06-12 |
-
1981
- 1981-10-20 JP JP16846681A patent/JPS5869119A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0189074U (ja) * | 1987-01-29 | 1989-06-12 | ||
| JPH046620Y2 (ja) * | 1987-01-29 | 1992-02-24 |
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