JPS5866575A - 半導体装置 - Google Patents
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
Landscapes
- Protection Of Static Devices (AREA)
- Power Conversion In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はサイリスタ、トランジスタ、ＧＴＯサイリス
タ等の半導体で構成される半導体装置、六 特に半導体と並列に接続されるスナバ−回路を改善した
半導体装置に関するものである。
タ等の半導体で構成される半導体装置、六 特に半導体と並列に接続されるスナバ−回路を改善した
半導体装置に関するものである。
回路電圧に対して半導体の最大定格電圧が同等もしくは
小さい場合は半導体を複数個直列に接続して用いること
は周知の如くである。半導体素子を複数個直列に接続す
る場合は、電圧分担を許容範囲内に平衡させるため半導
体に並列にスナバ−回路を接続する。
小さい場合は半導体を複数個直列に接続して用いること
は周知の如くである。半導体素子を複数個直列に接続す
る場合は、電圧分担を許容範囲内に平衡させるため半導
体に並列にスナバ−回路を接続する。
また、半導体が高速スイッチング動作を行うものでは電
流オフ時に半導体の両端に異常なサージ電圧が発生し半
導体の最大定格電圧を越えると半導体が破壊するので、
このサージ電圧を許容電圧以下に制御するためにも半導
体に並列にスナバ−回路が設けられる。
流オフ時に半導体の両端に異常なサージ電圧が発生し半
導体の最大定格電圧を越えると半導体が破壊するので、
このサージ電圧を許容電圧以下に制御するためにも半導
体に並列にスナバ−回路が設けられる。
第１図には従来の半導体装置が示されている。
図において、コ個の半導体すなわちダイオード／および
コが直列に接続されており、抵抗器、？、ｌＩ。
コが直列に接続されており、抵抗器、？、ｌＩ。
Ｓおよび乙とコンデンサ７およびにから成るスナバ−回
路がダイオードｌおよびコに並列接続されて示されてい
る。抵抗器３およびグは定常時の電圧分担を目的として
また抵抗器夕および乙とコンデンサ７およびｇとは過渡
時の電圧分担とサージ電圧抑制を目的として設けられる
。
路がダイオードｌおよびコに並列接続されて示されてい
る。抵抗器３およびグは定常時の電圧分担を目的として
また抵抗器夕および乙とコンデンサ７およびｇとは過渡
時の電圧分担とサージ電圧抑制を目的として設けられる
。
特にダイオード／（または２）のアノードおよびカソー
ドの両電極に接続するコンデンサ７（またはｇ）と抵抗
器り（または乙）の直列回路はサージ電圧を抑制する目
的からインダクタンスを極力小さくすることが必要とな
り、通常抵抗器やコンデンサの部品は無誘導構造のもの
を用いると共に半導体の近傍に前記抵抗器やコンデンサ
の部品を配設し配線を短かくすることによってインダク
タンスを小さくするよう考慮している。
ドの両電極に接続するコンデンサ７（またはｇ）と抵抗
器り（または乙）の直列回路はサージ電圧を抑制する目
的からインダクタンスを極力小さくすることが必要とな
り、通常抵抗器やコンデンサの部品は無誘導構造のもの
を用いると共に半導体の近傍に前記抵抗器やコンデンサ
の部品を配設し配線を短かくすることによってインダク
タンスを小さくするよう考慮している。
さらに配線インダクタンスを小さくするため第二図に示
すように各部品の両端に配線する電線をお互により合わ
せて配線インダクタンスを小さくすることも行なわれる
。
すように各部品の両端に配線する電線をお互により合わ
せて配線インダクタンスを小さくすることも行なわれる
。
しかしながら上述の抵抗器やコンデンサから成るスナバ
−回路部品を半導体の近傍に設置するにしても限度があ
り又第２図に示すように配線をお互により合わすにして
も全配線長さに対してより合わせている部品の割合が小
さく配線インダクタンスを所定の値以下にできない場合
が多々生じていた。
−回路部品を半導体の近傍に設置するにしても限度があ
り又第２図に示すように配線をお互により合わすにして
も全配線長さに対してより合わせている部品の割合が小
さく配線インダクタンスを所定の値以下にできない場合
が多々生じていた。
第３図および第９図は以上の欠点をより具体的に説明す
るためのもので、半導体とスナバ一部品とを７枚の絶縁
板１０の上に組立てて構成１−た半導体ユニットが示さ
れている。絶縁板ＩＯの片面には半導体／およびコと、
冷却フィン／２を積重ねて締付装置（図示せず）で組立
てたスタック／／と、抵抗器３．Ａ、３およびグとが数
句けられており、また絶縁板１０の他の面にはコンデン
サ７およびｇが取付けられて示されている。抵抗器Ｓお
よび乙の各々は並列接続された一本の抵抗器で構成され
ている。
るためのもので、半導体とスナバ一部品とを７枚の絶縁
板１０の上に組立てて構成１−た半導体ユニットが示さ
れている。絶縁板ＩＯの片面には半導体／およびコと、
冷却フィン／２を積重ねて締付装置（図示せず）で組立
てたスタック／／と、抵抗器３．Ａ、３およびグとが数
句けられており、また絶縁板１０の他の面にはコンデン
サ７およびｇが取付けられて示されている。抵抗器Ｓお
よび乙の各々は並列接続された一本の抵抗器で構成され
ている。
スナバ−回路の配線は、半導体／のアノード側フィンに
設けた端子／２ａから絶縁板１０を貫通（３） してコンデンサ７の一方の端子に配線される導線／、？
ａ、コンデンサ７の他方の端子から絶縁板１０を貫通し
て抵抗器５の一方の端子に配線される導線／３ｂ、２本
の抵抗器Ｓを並列接続するための導線／３ｃおよび／３
ｄ１抵抗器Ｓの他方の端子と半導体／のカソード側フィ
ンに設けた端子／２ｂとを接続する導線／３ｅによって
構成される。半導体コのスナバ−回路も同様に接続され
ている。
設けた端子／２ａから絶縁板１０を貫通（３） してコンデンサ７の一方の端子に配線される導線／、？
ａ、コンデンサ７の他方の端子から絶縁板１０を貫通し
て抵抗器５の一方の端子に配線される導線／３ｂ、２本
の抵抗器Ｓを並列接続するための導線／３ｃおよび／３
ｄ１抵抗器Ｓの他方の端子と半導体／のカソード側フィ
ンに設けた端子／２ｂとを接続する導線／３ｅによって
構成される。半導体コのスナバ−回路も同様に接続され
ている。
抵抗器３およびダの配線は図示を省略している。
第３図および第７図から解るようにこのような半導体ユ
ニットの構成では、半導体ｌまたはコと、スナバ−回路
用の抵抗器Ｓまたはｔと、コンデンサ７またはｇとの配
線を第２図に示すようにツイストもしくはより合わすこ
とが難しい。第３図および第９図では配線／３ｅと／、
？ａとをツイストしているが全配線長に比べてツイスト
している範囲が少なく配線インダクタンスの低減効果は
極めて小さい。電気車のチョッパ装置に用いるフリーホ
イリングダイオードのスナバ−回路ではコンデンサ７お
よびｇの容量を／μＦとした時抵抗器Ｓま（グ ） たは乙は定格電力３θＯＷの抵抗器を一本並列に用いて
いる。この抵抗器１本の大きさは直径ダθＩＩＮ長さｑ
ｓｏ冨奮となり抵抗器の両端子に接続する導体をツイス
トしようとすればかえって配線が長くなり配線インダク
タンスを増大せしめる結果となる。
ニットの構成では、半導体ｌまたはコと、スナバ−回路
用の抵抗器Ｓまたはｔと、コンデンサ７またはｇとの配
線を第２図に示すようにツイストもしくはより合わすこ
とが難しい。第３図および第９図では配線／３ｅと／、
？ａとをツイストしているが全配線長に比べてツイスト
している範囲が少なく配線インダクタンスの低減効果は
極めて小さい。電気車のチョッパ装置に用いるフリーホ
イリングダイオードのスナバ−回路ではコンデンサ７お
よびｇの容量を／μＦとした時抵抗器Ｓま（グ ） たは乙は定格電力３θＯＷの抵抗器を一本並列に用いて
いる。この抵抗器１本の大きさは直径ダθＩＩＮ長さｑ
ｓｏ冨奮となり抵抗器の両端子に接続する導体をツイス
トしようとすればかえって配線が長くなり配線インダク
タンスを増大せしめる結果となる。
第３図および第１図の半導体ユニットでは半導体とスナ
バ−用抵抗器とコンデンサを極力近接して設置した場合
を示しているが、半導体装置の構成や冷却方式によって
種々の形態があり、特に半導体を沸騰冷却方式で冷却す
る場合で、冷却タンク内に半導体を収納し抵抗器やコン
デンサは冷却タンクの外部に設置するものでは、半導体
と抵抗器やコンデンサを近接して配設することができな
いためスナバ−回路が長くなり配線インダクタンスが増
大しサージ吸収効果が低減する。このためにコンデンサ
の静電容量を増大しサージ吸収効果を改善しているがコ
ンデンサの静電容量を増大すると抵抗器の発熱量も静電
容量に比例して大きくなり半導体装置の効率低下と共に
半導体装置が大形化する傾向にあった。
バ−用抵抗器とコンデンサを極力近接して設置した場合
を示しているが、半導体装置の構成や冷却方式によって
種々の形態があり、特に半導体を沸騰冷却方式で冷却す
る場合で、冷却タンク内に半導体を収納し抵抗器やコン
デンサは冷却タンクの外部に設置するものでは、半導体
と抵抗器やコンデンサを近接して配設することができな
いためスナバ−回路が長くなり配線インダクタンスが増
大しサージ吸収効果が低減する。このためにコンデンサ
の静電容量を増大しサージ吸収効果を改善しているがコ
ンデンサの静電容量を増大すると抵抗器の発熱量も静電
容量に比例して大きくなり半導体装置の効率低下と共に
半導体装置が大形化する傾向にあった。
この発明は上記従来装置の欠点を改善するためになされ
たものでスナバ−回路の配線インダクタンスを効果的に
抑制しサージ吸収効果を増大せしめるようにした半導体
装置を提供するものである。
たものでスナバ−回路の配線インダクタンスを効果的に
抑制しサージ吸収効果を増大せしめるようにした半導体
装置を提供するものである。
第Ｓ図はこの発明のスナバ−回路の配線方法を示す一実
施例である。第Ｓ図において、抵抗器３およびグで構成
される定常時用のスナバ−回路は（または乙）とも直列
接続した過渡時用のスナバ−回路に関して配線インダク
タンスを低減するのに効果的な新規な接続が示されてい
る。
施例である。第Ｓ図において、抵抗器３およびグで構成
される定常時用のスナバ−回路は（または乙）とも直列
接続した過渡時用のスナバ−回路に関して配線インダク
タンスを低減するのに効果的な新規な接続が示されてい
る。
半導体／のスナバ−回路を構成するコンデンサ７と半導
体コのスナバ−回路を構成するコンデンサｇとが近接し
て並べて配設されており、同様に抵抗器左と抵抗器６も
並べて近接して配置されて示されている。コンデンサ７
およびコンデンサｇの一方の同じ側の端子と、抵抗器左
および抵抗器乙の一方の同じ側の端子とがそれぞれ導線
／４’ａおよび／Ｑｂで配線される。コンデンサ７およ
びざの他方の端子も、半導体／のアノード端子および半
導体コのカソード端子にそれぞれ導線／ｌｌｃおよび／
’ｌｄで配線する。抵抗器左および乙の他端は半導体ｌ
と半導体コの接続点へそれぞれ導線／＋ｅおよび／Ｉｆ
で配線される。コンデンサ７とｇおよび抵抗器Ｓと６と
は各々近接して配設されているから、上記導線／／％ａ
と／４１ｂ、／’Ｉｃと／ Ｑ ｄ、および／４（ｅと
／＋ｆは各々近接して配線することが可能で第３図に示
すようにツイストすなわちより合わすことも容易にでき
る。従って全配線長に対してツイスト範囲の割合を高く
することができる。
体コのスナバ−回路を構成するコンデンサｇとが近接し
て並べて配設されており、同様に抵抗器左と抵抗器６も
並べて近接して配置されて示されている。コンデンサ７
およびコンデンサｇの一方の同じ側の端子と、抵抗器左
および抵抗器乙の一方の同じ側の端子とがそれぞれ導線
／４’ａおよび／Ｑｂで配線される。コンデンサ７およ
びざの他方の端子も、半導体／のアノード端子および半
導体コのカソード端子にそれぞれ導線／ｌｌｃおよび／
’ｌｄで配線する。抵抗器左および乙の他端は半導体ｌ
と半導体コの接続点へそれぞれ導線／＋ｅおよび／Ｉｆ
で配線される。コンデンサ７とｇおよび抵抗器Ｓと６と
は各々近接して配設されているから、上記導線／／％ａ
と／４１ｂ、／’Ｉｃと／ Ｑ ｄ、および／４（ｅと
／＋ｆは各々近接して配線することが可能で第３図に示
すようにツイストすなわちより合わすことも容易にでき
る。従って全配線長に対してツイスト範囲の割合を高く
することができる。
今、サージ電圧が発生した半導体−のカソード側電位が
半導体／のアノード側電位に比べて高（なった場合半導
体／のスナバ−回路の電流は半導体ｌのカソード−抵抗
器Ｓ−コンデンサクー半導体ｌのアノードの方向に流れ
る。一方半導体コの・スナバ−回路の電流は半導体コの
カソード−コンデンサｇ−抵抗器乙−半導体コのアノー
ドの方向（７） に流れる。このようにして配置／Ｑｄと／’Ｉｃ、／＆
ａと／ ４’ ｂ、およびｌダｅと／４’ｆにお互に逆
方向の電流が流れるのでこれらの電線をツイストするこ
とによって通電電流による導線のまわりに生ずる磁束を
打ち消し、配線の自己インダクタンスを減少させること
ができる。
半導体／のアノード側電位に比べて高（なった場合半導
体／のスナバ−回路の電流は半導体ｌのカソード−抵抗
器Ｓ−コンデンサクー半導体ｌのアノードの方向に流れ
る。一方半導体コの・スナバ−回路の電流は半導体コの
カソード−コンデンサｇ−抵抗器乙−半導体コのアノー
ドの方向（７） に流れる。このようにして配置／Ｑｄと／’Ｉｃ、／＆
ａと／ ４’ ｂ、およびｌダｅと／４’ｆにお互に逆
方向の電流が流れるのでこれらの電線をツイストするこ
とによって通電電流による導線のまわりに生ずる磁束を
打ち消し、配線の自己インダクタンスを減少させること
ができる。
半導体ｌと半導体−の直列回路に異常電圧が発生した場
合半導体／と半導体−の特性によって必ずしも半導体／
と半導体コとが異常電圧を等しく分担するものではなく
各スナバ−回路に流れる電流も同電流値でまたある程度
のアンバランスを生ずる。しかしこのスナバ−回路の電
流アンバランスは約１０％程度であるから異ったスナバ
−回路θ）配線をツイストするだけでインダクタンスの
低減効果が充分得られる。
合半導体／と半導体−の特性によって必ずしも半導体／
と半導体コとが異常電圧を等しく分担するものではなく
各スナバ−回路に流れる電流も同電流値でまたある程度
のアンバランスを生ずる。しかしこのスナバ−回路の電
流アンバランスは約１０％程度であるから異ったスナバ
−回路θ）配線をツイストするだけでインダクタンスの
低減効果が充分得られる。
第６図は抵抗器Ｓおよび乙と半導体ｌと半導体コとの接
続線との配線を７本にした場合で第Ｓ図と同様の効果が
得られしかも配線が少なくなることから製作費の低減も
図れる。
続線との配線を７本にした場合で第Ｓ図と同様の効果が
得られしかも配線が少なくなることから製作費の低減も
図れる。
第７図は第Ｓ図および第６図に示すこの発明の（ｇ）
配線方法を回路図で表わしたもので、第７図に示す従来
の回路と比べ抵抗器６とコンデンサｇが入れ替わってい
るだけで性能的には全く同じ回路を示している。
の回路と比べ抵抗器６とコンデンサｇが入れ替わってい
るだけで性能的には全く同じ回路を示している。
第Ｓ図はこの発明による他の実施例を示す図で半導体を
コ個並列に接続して用いる場合を示す。
コ個並列に接続して用いる場合を示す。
この図に示すように半導体コＯと半導体２／とは電流分
担をできるだけ等しくするためにリアクトル２２および
２３を介して並列に接続されている。
担をできるだけ等しくするためにリアクトル２２および
２３を介して並列に接続されている。
半導体、２０用のスナバ−回路はコンデンサコグと抵抗
器コロとから構成され、半導体２／のスナバ−回路はコ
ンデンサユＳと抵抗器ａ７とから構成されている。コン
デンサ、２ｆとＳＳおよび抵抗器２乙と２７は近接して
配置し各々スナバ−回路の配線も近接もしくはツイスト
して配線しである。
器コロとから構成され、半導体２／のスナバ−回路はコ
ンデンサユＳと抵抗器ａ７とから構成されている。コン
デンサ、２ｆとＳＳおよび抵抗器２乙と２７は近接して
配置し各々スナバ−回路の配線も近接もしくはツイスト
して配線しである。
第Ｓ図に示すように半導体ｊｌ１７のスナバ−回路の配
線と半導体２１のスナバ−回路の配線はお互に電流方向
が逆になるように半導体２０および２１に接続されてい
る。従って半導体が並列に接続される場合も第Ｓ図およ
び第６図に示す直列接続の場合と同様の効果を得ること
ができる。
線と半導体２１のスナバ−回路の配線はお互に電流方向
が逆になるように半導体２０および２１に接続されてい
る。従って半導体が並列に接続される場合も第Ｓ図およ
び第６図に示す直列接続の場合と同様の効果を得ること
ができる。
以上のようにこの発明によれば、半導体が並列もしくは
直列に接続され、その各々のスナバ−回路の配線をお互
にツイストまたは近接させると共に各々のスナバ−回路
の配線に流れる電流方向がお互に逆方向になるようにす
ることにより、スナバ−回路の配線インダクタンスを減
少すると共に半導体にかかるサージ電圧の抑制を効果的
にしている。従ってサージ電圧が同程度の場合には、ス
ナバ−回路の部品定格を低減することが可能となり小形
かつ軽量で効率の高い半導体装置が得られる。
直列に接続され、その各々のスナバ−回路の配線をお互
にツイストまたは近接させると共に各々のスナバ−回路
の配線に流れる電流方向がお互に逆方向になるようにす
ることにより、スナバ−回路の配線インダクタンスを減
少すると共に半導体にかかるサージ電圧の抑制を効果的
にしている。従ってサージ電圧が同程度の場合には、ス
ナバ−回路の部品定格を低減することが可能となり小形
かつ軽量で効率の高い半導体装置が得られる。
特に、この発明は簡単な構成でもって多大の効果を得極
めて実用性の高いものである。
めて実用性の高いものである。
第１図は従来の半導体とスナバ−回路との構成を示す接
続図、第一図は従来のスナバ−回路の配線インダクタン
スを抑制するだめの配線方法を示す図、第３図は従来の
半導体装置を示す図、第９図は第３図の左側面図、第ｓ
図、第６図、および第７図はこの発明の一実施例による
スナバ−回路配線を示す接続図、第ｇ図はこの発明の他
の実施例によるスナバ−回路配線を示す接続図である。 図において／およびコはダイオード（半導体）、左およ
び乙は抵抗器、７およびｇはコンデンサ、／４’ｉｌ〜
／％ｆは配線１．２０および、２／は半導体１．２２お
よびλ３はリアクトル、２ケおよび、２左はコンデンサ
、λ乙および２７は抵抗器である。 代理人 葛 野 信 − 手続補正書（自発） 特許庁長官殿 １、事件の表示 特願昭ｊ＆−／Ａ３＆Ａ／号２
、発明の名称 半導体装置 ３、補正をする者 ５、補正の対象 （１） 明細書の発明の詳細な説明の欄（２）
図 面 ６、補正の内容 （１） 明細書筒９頁ｉｉ行の１同電流値で才た」を
「同電流値でなく」と補正する。 （２） 図面の第３図を添付の図面写しの通シ符号を
補正する。 （コ） 弛４図 焔３図
続図、第一図は従来のスナバ−回路の配線インダクタン
スを抑制するだめの配線方法を示す図、第３図は従来の
半導体装置を示す図、第９図は第３図の左側面図、第ｓ
図、第６図、および第７図はこの発明の一実施例による
スナバ−回路配線を示す接続図、第ｇ図はこの発明の他
の実施例によるスナバ−回路配線を示す接続図である。 図において／およびコはダイオード（半導体）、左およ
び乙は抵抗器、７およびｇはコンデンサ、／４’ｉｌ〜
／％ｆは配線１．２０および、２／は半導体１．２２お
よびλ３はリアクトル、２ケおよび、２左はコンデンサ
、λ乙および２７は抵抗器である。 代理人 葛 野 信 − 手続補正書（自発） 特許庁長官殿 １、事件の表示 特願昭ｊ＆−／Ａ３＆Ａ／号２
、発明の名称 半導体装置 ３、補正をする者 ５、補正の対象 （１） 明細書の発明の詳細な説明の欄（２）
図 面 ６、補正の内容 （１） 明細書筒９頁ｉｉ行の１同電流値で才た」を
「同電流値でなく」と補正する。 （２） 図面の第３図を添付の図面写しの通シ符号を
補正する。 （コ） 弛４図 焔３図
Claims (1)
- 【特許請求の範囲】 （１）並列または直列に接続される複数個の半導体の各
々にスナバ−回路を並列接続して構成される半導体装置
において、前記スナバ−回路の各々を互いに近接配置し
、各スナバ−回路の通電電流によって生ずる磁束を互い
に打消すように、前記半導体への配線接続を行ったこと
を特徴とする半導体装置。 （コ）前記スナバ−回路の各々はコンデンサおよび抵抗
器の直列接続体で構成される特許請求の範囲第１項記載
の半導体装置。 （３）前記スナバ−回路の配線を近接もしくはより合わ
すようにした特許請求の範囲第１項または第２項記載の
半導体装置。 （ｌ／−）前記半導体が２個である場合に、前記スナバ
−回路に流れる電流方向を互いに逆向きになるよう配線
接続した特許請求の範囲第１項乃至第３項いずれか記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56163661A JPS5866575A (ja) | 1981-10-13 | 1981-10-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56163661A JPS5866575A (ja) | 1981-10-13 | 1981-10-13 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5866575A true JPS5866575A (ja) | 1983-04-20 |
| JPS6336205B2 JPS6336205B2 (ja) | 1988-07-19 |
Family
ID=15778175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56163661A Granted JPS5866575A (ja) | 1981-10-13 | 1981-10-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5866575A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6377478U (ja) * | 1986-11-11 | 1988-05-23 | ||
| EP1081833A1 (en) * | 1999-09-06 | 2001-03-07 | Kabushiki Kaisha Toshiba | Power converter apparatus |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102099121B1 (ko) * | 2019-02-08 | 2020-04-09 | (주)제이월드텍 | 식품 분쇄 조리 장치 |
-
1981
- 1981-10-13 JP JP56163661A patent/JPS5866575A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6377478U (ja) * | 1986-11-11 | 1988-05-23 | ||
| EP1081833A1 (en) * | 1999-09-06 | 2001-03-07 | Kabushiki Kaisha Toshiba | Power converter apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6336205B2 (ja) | 1988-07-19 |
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