JPS5866114A - プログラマブルコントロ−ラ - Google Patents
プログラマブルコントロ−ラInfo
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- JPS5866114A JPS5866114A JP16544981A JP16544981A JPS5866114A JP S5866114 A JPS5866114 A JP S5866114A JP 16544981 A JP16544981 A JP 16544981A JP 16544981 A JP16544981 A JP 16544981A JP S5866114 A JPS5866114 A JP S5866114A
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- JP
- Japan
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- control
- condition
- output
- programmable controller
- signal
- Prior art date
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/056—Programming the PLC
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、制御の対象となる装置からその装置の各種
の状態を示す状態信号を入力し、この装置を制御する制
御信号を出力するプログラマブルコントローラ（以下に
と略記する）に関するものである。
の状態を示す状態信号を入力し、この装置を制御する制
御信号を出力するプログラマブルコントローラ（以下に
と略記する）に関するものである。
１１図は一般的なＰＣの構成を示すブロック因である。
図においてｉｌ＋は中央演算処理装置（以下ＣＰＵと略
記する）、１２１Ｆｉ制御ｉ号に対する出力インタフェ
ース、（３）は状態信号に対する入力インタフェース、
（４）はランダムアクセスメモリ（以下ＲＡＭと略記す
る）、＋５１ユーザプログラムメモリ、１６＋ １ｄシ
ステムプログラムメモリ、（７）はシステムコンソール
である。
記する）、１２１Ｆｉ制御ｉ号に対する出力インタフェ
ース、（３）は状態信号に対する入力インタフェース、
（４）はランダムアクセスメモリ（以下ＲＡＭと略記す
る）、＋５１ユーザプログラムメモリ、１６＋ １ｄシ
ステムプログラムメモリ、（７）はシステムコンソール
である。
入力インタフェース（３）を介しての状態信号が所定の
条件に合致したときは過去に出力された制御信号の順序
とは関係なく出力インタフェース（２）を介して所定の
制御信号を出力し、又は状態信号を考慮しながら所定の
順序で制御信号を出力するのであるが、これらの動作は
ユーザプログラムメモリ（５１から読出されるプログラ
ムによって決定される。
条件に合致したときは過去に出力された制御信号の順序
とは関係なく出力インタフェース（２）を介して所定の
制御信号を出力し、又は状態信号を考慮しながら所定の
順序で制御信号を出力するのであるが、これらの動作は
ユーザプログラムメモリ（５１から読出されるプログラ
ムによって決定される。
したがって、ＰＣのユーザは制御対象に適したプログラ
ムをあらかじめ作成しシステムコンソール１７１ ′ｆ
ｔ用いてユーザプログラムメモリ（５１に格納しておく
。ＣＰＵ （１）はシステムプログラムメモリ１６＋内
の制−アルゴリズムに従ってユーザプログラムメモリ（
５）の内容を解釈しｙ１状態信号の条件に従って制御信
号を作成し出力インタフェース（２）を介して出力し制
御対象を制御する。
ムをあらかじめ作成しシステムコンソール１７１ ′ｆ
ｔ用いてユーザプログラムメモリ（５１に格納しておく
。ＣＰＵ （１）はシステムプログラムメモリ１６＋内
の制−アルゴリズムに従ってユーザプログラムメモリ（
５）の内容を解釈しｙ１状態信号の条件に従って制御信
号を作成し出力インタフェース（２）を介して出力し制
御対象を制御する。
ところで、この種のＰＣの状態信号と制御信号との間の
関係を定める制御アルゴリズムとしては、リレー回路シ
ミュレーション方式、テーブルルックアップ方式、及び
工程歩道方式の３種類がある、−）！２図及び第３図は
それぞれリレー回路シミュレーション方式を示す接続図
であり、これらの図において入力として示す部分は入力
インタフェース（３１からの状態信号を示し、第２図で
ハリレー接麿の呻接又は開墾、第３図においては信号論
理のｒｌＪｒＯＪにより、対応する状態信号の論理を表
し、出力として示す部分は出力インタフェース（２）か
らの制°御信号を示し、第２図ではリレーコイルの付勢
又は消勢、第３図においてＩｆｉ信号論理のｒｌＪｒＯ
Ｊにより対応する制＃伯号の論理を表す。
関係を定める制御アルゴリズムとしては、リレー回路シ
ミュレーション方式、テーブルルックアップ方式、及び
工程歩道方式の３種類がある、−）！２図及び第３図は
それぞれリレー回路シミュレーション方式を示す接続図
であり、これらの図において入力として示す部分は入力
インタフェース（３１からの状態信号を示し、第２図で
ハリレー接麿の呻接又は開墾、第３図においては信号論
理のｒｌＪｒＯＪにより、対応する状態信号の論理を表
し、出力として示す部分は出力インタフェース（２）か
らの制°御信号を示し、第２図ではリレーコイルの付勢
又は消勢、第３図においてＩｆｉ信号論理のｒｌＪｒＯ
Ｊにより対応する制＃伯号の論理を表す。
第４図はリレー回路シミュレーション方式の制御アルゴ
リズムを示すフロー１でめる。図において（８ａ） 、
（８ｂ） ｒｉ状態信号のそれぞれ特定の条件を示し
０Ｋｒｉこの条件に適合する場合、ＮＧＵ然らざる場合
を示す。条件（８ａ）でＯＫの時は亀制御出力（９ａｚ
）となり圏の時は制御出力（９１Ｌｌ） となり、そ
のいずれの場１合も条件（８，）の判断にうつる。
リズムを示すフロー１でめる。図において（８ａ） 、
（８ｂ） ｒｉ状態信号のそれぞれ特定の条件を示し
０Ｋｒｉこの条件に適合する場合、ＮＧＵ然らざる場合
を示す。条件（８ａ）でＯＫの時は亀制御出力（９ａｚ
）となり圏の時は制御出力（９１Ｌｌ） となり、そ
のいずれの場１合も条件（８，）の判断にうつる。
第５図はテーブルルックアップ方式に用いるテーブルの
一例を示す図でテーブル番号ＣＴＡＢＩ上Ｎｏ）、状態
信号論理（ＩＮＰＵＴ ）、制御［４］信号論理（０石
ＰＵＴ）を対応させて記憶してビる。し念がってこのテ
ーブルはテーブル番号順に読出す。第６図はテープｊ。
一例を示す図でテーブル番号ＣＴＡＢＩ上Ｎｏ）、状態
信号論理（ＩＮＰＵＴ ）、制御［４］信号論理（０石
ＰＵＴ）を対応させて記憶してビる。し念がってこのテ
ーブルはテーブル番号順に読出す。第６図はテープｊ。
ルックアップ方式における制御アルゴリズムを示すフロ
ー図で、たとえば、条件（８ｃ）でＴＡＢＩΣ陽００１
全００１ＩＮＰＵＴの条件を調べＯＫならば制御出力（
９ｃ）となってこのテーブルの０ＵＴＰＵＴに示す制御
信号ＲＹ２＝ｌ、Ｌｌ＝１を出力した後条件（８ｄ）
（すなわちＴＡＢＬＥ ＮＯ００２）にうつり、条件（
８ｃ）でＮＧなら直ちに条件（８ｄ） ｙｃうつる。
ー図で、たとえば、条件（８ｃ）でＴＡＢＩΣ陽００１
全００１ＩＮＰＵＴの条件を調べＯＫならば制御出力（
９ｃ）となってこのテーブルの０ＵＴＰＵＴに示す制御
信号ＲＹ２＝ｌ、Ｌｌ＝１を出力した後条件（８ｄ）
（すなわちＴＡＢＬＥ ＮＯ００２）にうつり、条件（
８ｃ）でＮＧなら直ちに条件（８ｄ） ｙｃうつる。
オフ図及び第８図はそれぞれ工程歩進方式を示す図で、
オフ図は工程テーブルをメモリに記憶する場合を示し、
第８図は工程テーブルをピンボードに設定する場合を示
す。第８図においてＱｌｌはピンボードパネル、ａｌｌ
Ｆｉ、制御ピンである。第９図は工程歩道方式の制御ア
ルゴリズムを示すフロー図であって、たとえに条件（８
ｆ）がオフ図５ＴＥＰ ＮＯｏ ｔの条件ＬＳ２＝１で
あるとすれば、ＯＫの時だけ制御出力（９ｆ）としてオ
フ図に示す５ＯＬ１＝１．５ＱＬ２＝０の制御信号を出
力し、もしＮＧならｄ条件がＯＫになるまで次のステッ
プへは進まない。なお第４図、第６図、第９図に示す各
ステップのうち説明を省略したものもあるが、１８＋（
アルファベット小文字のサフィックスを伴い又は伴はな
い）は状態信号の条件を示し、＋９１（アルファベット
小文字のサフィックスを伴い又は伴はない）は出力イン
タフェース（２）を介して出力する制御信号を示す（後
述の第１１図、第１３図についても同様）。
オフ図は工程テーブルをメモリに記憶する場合を示し、
第８図は工程テーブルをピンボードに設定する場合を示
す。第８図においてＱｌｌはピンボードパネル、ａｌｌ
Ｆｉ、制御ピンである。第９図は工程歩道方式の制御ア
ルゴリズムを示すフロー図であって、たとえに条件（８
ｆ）がオフ図５ＴＥＰ ＮＯｏ ｔの条件ＬＳ２＝１で
あるとすれば、ＯＫの時だけ制御出力（９ｆ）としてオ
フ図に示す５ＯＬ１＝１．５ＱＬ２＝０の制御信号を出
力し、もしＮＧならｄ条件がＯＫになるまで次のステッ
プへは進まない。なお第４図、第６図、第９図に示す各
ステップのうち説明を省略したものもあるが、１８＋（
アルファベット小文字のサフィックスを伴い又は伴はな
い）は状態信号の条件を示し、＋９１（アルファベット
小文字のサフィックスを伴い又は伴はない）は出力イン
タフェース（２）を介して出力する制御信号を示す（後
述の第１１図、第１３図についても同様）。
以上の説明から明らかなように、リレー回路シミュレー
ション方式とテーブルルックアップ方式では、過去に出
力された制御信号の順序とは関係なく現時点における状
態信号によって定められる条件に対応する制御信号を出
力するよう構成され、ているので、もしこれらの方式Ｖ
Ｃよって順序制御を表現しようとすると、複雑な非同期
順序回路が必要となり、こ、の非同期順序回路の設計と
その動作確認が必要となるという欠点がある。
ション方式とテーブルルックアップ方式では、過去に出
力された制御信号の順序とは関係なく現時点における状
態信号によって定められる条件に対応する制御信号を出
力するよう構成され、ているので、もしこれらの方式Ｖ
Ｃよって順序制御を表現しようとすると、複雑な非同期
順序回路が必要となり、こ、の非同期順序回路の設計と
その動作確認が必要となるという欠点がある。
他方、工程歩進方式では、順序制御とは無関係に、状態
信号の所定の条件が成立した時はいつでも制御信号を出
力する場合、すなわち非常停止、インタロック等を記述
することができないという欠点がある。
信号の所定の条件が成立した時はいつでも制御信号を出
力する場合、すなわち非常停止、インタロック等を記述
することができないという欠点がある。
この発明は、上記のような従来のものの欠点を除去する
ためになされたもので、過去に出力された制御！信号の
順序と＃ｉμ係なく現時点における状態信号によって定
められる条件に対応する制御信号を出力する部分と、順
序制御を行う部分の両方を備えることにより、制御対象
となる装置の順序動作を記述するだけでシーケンス制御
のプログラミング可能なＰＣを提供することを目的とし
ている。
ためになされたもので、過去に出力された制御！信号の
順序と＃ｉμ係なく現時点における状態信号によって定
められる条件に対応する制御信号を出力する部分と、順
序制御を行う部分の両方を備えることにより、制御対象
となる装置の順序動作を記述するだけでシーケンス制御
のプログラミング可能なＰＣを提供することを目的とし
ている。
以下、図面についてこの発明の詳細な説明する。第１０
図はこＯ発唄の一実施例を示すブロック図で、１１３＃
′１条件制御プログラムメモリ領域（以下Ｃ０ＮＤＩＴ
ＩＯＮ Ｃ０ＮＴＲ０Ｌと略記する）、（１３ａ）、（
１３ｂ）。
図はこＯ発唄の一実施例を示すブロック図で、１１３＃
′１条件制御プログラムメモリ領域（以下Ｃ０ＮＤＩＴ
ＩＯＮ Ｃ０ＮＴＲ０Ｌと略記する）、（１３ａ）、（
１３ｂ）。
（ｌａｃ）、（ｌａｄ） Ｆｉそれぞれシーケンス制御
プログラムメモリブロック領域（以下ＢＬＯＣＫと略記
し末尾にその賞号を表す数字を付記する）である。第１
１図Ｕ Ｃ０ＮＤＩＴＩＯＮ Ｃ０ＮＴＲ０Ｌ ｎ３内
テノ処理アルゴリズムを示し、第４図又は第６図と同様
に構成するか、２４図及び第６図の部分を連結して構成
すればよい。１１２図ＶｉＢＬＯＣＫＩ （１３ａ）内
の処理アルゴリズムを示し、０４Ｆｉステップ選択部、
（ｌｓａ）、（ｔｓｂ）。
プログラムメモリブロック領域（以下ＢＬＯＣＫと略記
し末尾にその賞号を表す数字を付記する）である。第１
１図Ｕ Ｃ０ＮＤＩＴＩＯＮ Ｃ０ＮＴＲ０Ｌ ｎ３内
テノ処理アルゴリズムを示し、第４図又は第６図と同様
に構成するか、２４図及び第６図の部分を連結して構成
すればよい。１１２図ＶｉＢＬＯＣＫＩ （１３ａ）内
の処理アルゴリズムを示し、０４Ｆｉステップ選択部、
（ｌｓａ）、（ｔｓｂ）。
（１５ｃ） ｉｊ各スステップ示す。ＢＬＯＣＫ ｌ
（１３ｍ） テｕＣＯＮＤＩＴＩＯＮ Ｃ０ＮＴＲ０Ｌ
０３ Ｋ オける処理に続いてステップ選択部ａ４で
いずれが１つのステップを選択するか、或は第１２図に
ステップ値＝０で示す場合のようにいずれのステップも
選択せず、直ちに次のＢＬＯＣＫ２（１３ｂ）にうつる
。
（１３ｍ） テｕＣＯＮＤＩＴＩＯＮ Ｃ０ＮＴＲ０Ｌ
０３ Ｋ オける処理に続いてステップ選択部ａ４で
いずれが１つのステップを選択するか、或は第１２図に
ステップ値＝０で示す場合のようにいずれのステップも
選択せず、直ちに次のＢＬＯＣＫ２（１３ｂ）にうつる
。
第１３図はステップ内での処理アルゴリズムｆ示すフロ
ー図で、Ｑりはステップ選択部ａ４により選択′された
ステップを示し、００は次のステップ決定部を示す。条
件（８１がＮＧのときはステップ（ト）の評価を終り、
したがってＢＬＯＣＫ １ （１３ａ）の評価を終り次
（Ｄ ＢＬＯＣＫ ２ （１３ｂ） ヘ入る。条件１８
１ カＯＫ ノドきは制御出力（９）となり、次のステ
ップ決定部α・に−よって次に実行するステップを決定
してステップ（ト）の評価を終る。
ー図で、Ｑりはステップ選択部ａ４により選択′された
ステップを示し、００は次のステップ決定部を示す。条
件（８１がＮＧのときはステップ（ト）の評価を終り、
したがってＢＬＯＣＫ １ （１３ａ）の評価を終り次
（Ｄ ＢＬＯＣＫ ２ （１３ｂ） ヘ入る。条件１８
１ カＯＫ ノドきは制御出力（９）となり、次のステ
ップ決定部α・に−よって次に実行するステップを決定
してステップ（ト）の評価を終る。
第１４図はこの発明の詳細な説明するための被制御装置
の一例を示す構成図で、（Ｍａ） は被制御装置、＜
ｗ）ｕ部品、（Ｔ）ｔｉ７＋ｏ工機、（８１） ｔａｘ
ｐ−トスイッチ、（ｓ２）は非常停止スイッチ、（Ｋｔ
） 。
の一例を示す構成図で、（Ｍａ） は被制御装置、＜
ｗ）ｕ部品、（Ｔ）ｔｉ７＋ｏ工機、（８１） ｔａｘ
ｐ−トスイッチ、（ｓ２）は非常停止スイッチ、（Ｋｔ
） 。
（Ｒ２） Ｆｉそれぞれコンベアー、（Ｒ１） 、 （
Ｒ１） はそれぞれハンドリング装置、（ＬＳＩ）
、（ＬＳ２） 、（ＬＳ３）、 （ＬＳ４）はそれぞれ
リミットスイッチ、（ＳＫＮＩ）＃：ｔコンベアー（Ｋ
ｌ）上の部品ＣＷ）の存在を判定するセンサである。
Ｒ１） はそれぞれハンドリング装置、（ＬＳＩ）
、（ＬＳ２） 、（ＬＳ３）、 （ＬＳ４）はそれぞれ
リミットスイッチ、（ＳＫＮＩ）＃：ｔコンベアー（Ｋ
ｌ）上の部品ＣＷ）の存在を判定するセンサである。
この装置（Ｍａ）のシーケンス制御は次のとおりである
とする。
とする。
（操作１）スイッチ（ｓｌ）を押すとコンベアー（Ｋｌ
）、（Ｒ２）が動く。
）、（Ｒ２）が動く。
（操作２）ハンドリング装置（Ｒ１）をスイッチ（ＬＳ
Ｉ）がオンになるまで右旋回。 １（操作３）センサ（
ＳＥＮＩ）が部品（Ｗ）を：検出すると、ハンドリング
装置（Ｒりで部品ＣＷ＞をつかむ。
Ｉ）がオンになるまで右旋回。 １（操作３）センサ（
ＳＥＮＩ）が部品（Ｗ）を：検出すると、ハンドリング
装置（Ｒりで部品ＣＷ＞をつかむ。
（操作４）ハンドリング装＆（Ｒりをスイッチ（ＬＳ
２ ）がオンになるまで左旋回。
２ ）がオンになるまで左旋回。
（操作５）ハンドリング装、＆（Ｒ１）の左旋回終了後
、加工機（Ｔ）によって部品（Ｗ）を加工する。
、加工機（Ｔ）によって部品（Ｗ）を加工する。
（操作６）部品（Ｗ）の加工完了後、ハンド−リング装
置（Ｒ２）をスイッチ（ＬＳ４）がオンになるまで一右
旋回。
置（Ｒ２）をスイッチ（ＬＳ４）がオンになるまで一右
旋回。
（操作７）ハンドリング装置（Ｒ２）の右旋回終了後、
ハンドリング装置（Ｒ１）が部品（Ｗ）を離し、ハンド
リング装置（Ｒ２）が部品（Ｗ）をつかむ。
ハンドリング装置（Ｒ１）が部品（Ｗ）を離し、ハンド
リング装置（Ｒ２）が部品（Ｗ）をつかむ。
（操作８）ハンドリング装置（Ｒ２） Ｉ／ｉスイッチ
（ＬＳ ３ ）がオンになるまで左旋回。
（ＬＳ ３ ）がオンになるまで左旋回。
（操作９）ハンドリング装ａｔ（Ｒ２）の左旋回終了後
ハンドリング装置（Ｒ２）は部品（Ｗ）をはなす。
ハンドリング装置（Ｒ２）は部品（Ｗ）をはなす。
（操作１Ｏ）（操作２）へもどる。
また、この装置（Ｍａ）のシーケンス制御以外の制御は
次のとおりである。
次のとおりである。
（制御ｌ） スイッチ（ｓ２）が押され加工機（Ｔ）が
加工中でないときはそのままの状態ですべての装置を停
止する。
加工中でないときはそのままの状態ですべての装置を停
止する。
以上述べた操作を記述する場合についてこの発明を説明
する、基本記述方式は次のとおりである。・Ｃ０ＮＤ
２１１０図、第１１図ＯＣ０ＮＤＩＴＩＯＮ Ｃ０Ｎｒ
ＲＯＬαａを示す。
する、基本記述方式は次のとおりである。・Ｃ０ＮＤ
２１１０図、第１１図ＯＣ０ＮＤＩＴＩＯＮ Ｃ０Ｎｒ
ＲＯＬαａを示す。
Ｂｌ、ＯＣＫ ２１１０図、第１２図ＯＢＬＯＣＫ （
１１を示す。
１１を示す。
５ＴＥＰニオ１２図、第１３図のステップ（ト）を示す
。
。
条件（８：は状態信号（すなわち入力値）のＯＮ又＃′
１ＯＦＦ及び制御信号（すなわち出力値）のＯＮ又はＯ
ＦＦ並びににの、ＯＲの論理によって表す。
１ＯＦＦ及び制御信号（すなわち出力値）のＯＮ又はＯ
ＦＦ並びににの、ＯＲの論理によって表す。
制御出力１９１ ＳＥＴ、 ＲＥＳＥＴ、 ＯＵＴ、
５ＴＯＰ （ＢＬＯＣＫのステップ値をＯにする）によ
って表 す。
５ＴＯＰ （ＢＬＯＣＫのステップ値をＯにする）によ
って表 す。
ＮＥＸＴ は次のステップ決定部ＤＩの決定数値を示
し、次のステップ決定部Ｏ１ｅを省略し友ときは次のス
テップは現在のステッ プに＋１される。
し、次のステップ決定部Ｏ１ｅを省略し友ときは次のス
テップは現在のステッ プに＋１される。
たとえばＳＥＴ ＡＢＣ＃１ＡＢＣの出力を論理「ｌ」
にすることであり、ＯＵＴ ＡＢＣは条件（８）がＯＫ
のときＡＢＣの出力１に論理「ｌ」にし、条件（８）が
ＮＧのときＡＢＣの出力を論理ｒＯＪにすることである
。またステップ値が００ときそのＢＬＯＣＫ Ｆｉ評価
されない（オニ２図参照）。
にすることであり、ＯＵＴ ＡＢＣは条件（８）がＯＫ
のときＡＢＣの出力１に論理「ｌ」にし、条件（８）が
ＮＧのときＡＢＣの出力を論理ｒＯＪにすることである
。またステップ値が００ときそのＢＬＯＣＫ Ｆｉ評価
されない（オニ２図参照）。
次に才１４図の装置（Ｍａ）に関する特別記述方式を次
のとおりとする。但し８１．Ｓ２．ＳΔ１．Ｔ、Ｋｌ、
に２゜ＬＳＩ 、ＬＳ２．ＬＳ３．ＬＳ４等ｆ）Ｈｅ号
ｕソノ’！ ’！ ’に２述に用イる。
のとおりとする。但し８１．Ｓ２．ＳΔ１．Ｔ、Ｋｌ、
に２゜ＬＳＩ 、ＬＳ２．ＬＳ３．ＬＳ４等ｆ）Ｈｅ号
ｕソノ’！ ’！ ’に２述に用イる。
ＴＥＮＤ：加工機（Ｔ）の加工完了信号。
ＲＩＧＨＴ ｌ：ハンドリング装ａ１１（Ｒ１）の右旋
回信号。
回信号。
ＲＩＧＨＴ ２ ：ハンドリング装置（Ｒ２）の右旋回
信号。
信号。
ＬＥＦ’ｒｌ：ハンドリング装置（Ｒ１）の左旋回信号
。
。
ＵηＴ２ ：ハンドリング装置（Ｒ２）の左旋回信号。
１（ＡＮＩ）ｌ：ハンドリング装置（Ｒ１）でつかむ信
号。
号。
ＨＡＮＤ２：ハンドリングｔ＝ｆＮ￥（Ｒ２）でつかむ
信号−以上に定めた記述方式で第１４図について説明し
た（制御ｌ）及び（操作１）〜（操作ｉｏ ）を記述す
ると次のとおシになる。但し次の記述のうち（）でかこ
んだ部分が条件（８１を表す。
信号−以上に定めた記述方式で第１４図について説明し
た（制御ｌ）及び（操作１）〜（操作ｉｏ ）を記述す
ると次のとおシになる。但し次の記述のうち（）でかこ
んだ部分が条件（８１を表す。
Ｃ０ＮＤ （Ｓ２二ＯＮ ＡＮＤ Ｔ ＝ ０ＦＦ）此
ＳＥＴ Ｋｌ、 ＲＥＳｌｌｒ Ｋ２ 、 部Ｓ師
ＲＩＧＨＴＩ。
ＳＥＴ Ｋｌ、 ＲＥＳｌｌｒ Ｋ２ 、 部Ｓ師
ＲＩＧＨＴＩ。
ＲＥＳＫＴ ＲＩＧ）ＩＴ２． ＲパＥＴ ＬＥＦＴ
Ｉ 。
Ｉ 。
ＲＥＳＥＴ ＬＥ’Ｉ’２．５ＴＯＰ ＢＬＯＣＫ
１−ＢＬＯＣＫ ５ ＳＴＥＰ ｌ （８１＝ＯＮ ） ＳＥＴ Ｋ１． ＳＥＴ Ｋ２． ＳＥＴ ＲＩＧＨ
Ｔ １６ＳＴｋ！ＪＰ ２ （Ｌｓｌ ＝ ＯＮ ）
ＲＥＳｈ、”Ｔ ＲＩＧＨＴ ｔ ＳＴＥＰ３（斗Ｈ１＝ ＯＮ ） ＳＥＴ ＨＡＮＤＩ、 ＳＥＴ ＬＥＦＩ 。
１−ＢＬＯＣＫ ５ ＳＴＥＰ ｌ （８１＝ＯＮ ） ＳＥＴ Ｋ１． ＳＥＴ Ｋ２． ＳＥＴ ＲＩＧＨ
Ｔ １６ＳＴｋ！ＪＰ ２ （Ｌｓｌ ＝ ＯＮ ）
ＲＥＳｈ、”Ｔ ＲＩＧＨＴ ｔ ＳＴＥＰ３（斗Ｈ１＝ ＯＮ ） ＳＥＴ ＨＡＮＤＩ、 ＳＥＴ ＬＥＦＩ 。
５ＴＥＰ ４ （ＬＳ２ ＝ ＯＮ ）Ｒ１（ＳＥＴ
ＬＥＦＴｔ、 ＳＥＴ Ｔｓ’ｒＷＰ ｓ （Ｔ
ｋ：ＮＤ ＝ ＯＮ ）ＳＥＴ ＲＩＧＨＴ２゜ ５ＴＥＰ ６ （ＬＳ４ ＝ ＯＮ ）ＲＥＳｊｌＴ
ＲＩＧ）ｉＴ２． Ｒ椋辻ゴｔｌＡＮＤＩＳＥＴ Ｈ
ＡＮＤ２． ＳＥＴ ＬＥＦ’ｌ’２ＳＴＥＰ ７
（ＬＳ３ ＝ ０１！Ｊ ）ＲＥＳｋｌ；Ｔ ＬｋＪＴ
２． ＲＥＳＥＴ ルＣ■２゜ＮＥＸＴ ５ＴＥＰ２
゜ である。
ＬＥＦＴｔ、 ＳＥＴ Ｔｓ’ｒＷＰ ｓ （Ｔ
ｋ：ＮＤ ＝ ＯＮ ）ＳＥＴ ＲＩＧＨＴ２゜ ５ＴＥＰ ６ （ＬＳ４ ＝ ＯＮ ）ＲＥＳｊｌＴ
ＲＩＧ）ｉＴ２． Ｒ椋辻ゴｔｌＡＮＤＩＳＥＴ Ｈ
ＡＮＤ２． ＳＥＴ ＬＥＦ’ｌ’２ＳＴＥＰ ７
（ＬＳ３ ＝ ０１！Ｊ ）ＲＥＳｋｌ；Ｔ ＬｋＪＴ
２． ＲＥＳＥＴ ルＣ■２゜ＮＥＸＴ ５ＴＥＰ２
゜ である。
この発明のＰＣではＢＬＯＣＫ （１３の記述をしない
ときＦｉＣＯＮＩ）ＩＴＩＯＮ Ｃ０ＮＴＲ０Ｌ １２
だけとなり、第１１図から明らかなように第４図に示す
リレー回路シミュレーション方式又は第６図に示すテー
ブルルックアップ方式となる。ま７’ｃ Ｃ０ＮＤＩＴ
ＩＯＮ Ｃ０ＮＴＩ（ＯＬ Ｏ’２ｊの記述をしないで
ＢＬＯＣＫ Ｑ３１だけで記述すれは第９図に示す工程
歩道方式となる。
ときＦｉＣＯＮＩ）ＩＴＩＯＮ Ｃ０ＮＴＲ０Ｌ １２
だけとなり、第１１図から明らかなように第４図に示す
リレー回路シミュレーション方式又は第６図に示すテー
ブルルックアップ方式となる。ま７’ｃ Ｃ０ＮＤＩＴ
ＩＯＮ Ｃ０ＮＴＩ（ＯＬ Ｏ’２ｊの記述をしないで
ＢＬＯＣＫ Ｑ３１だけで記述すれは第９図に示す工程
歩道方式となる。
なお、第１４図に関する説明ではＢＬＯＣＫ （１３が
１つだけの例を示したが、この発明ではＢＬＯＣＫは任
意の数だけ使用することができる。
１つだけの例を示したが、この発明ではＢＬＯＣＫは任
意の数だけ使用することができる。
以上のようにこの発明によれば、過去に出力された制御
信号の順序とは関係なく現時点における状態信号によっ
て定められる条件にだけ対応して制御するＣ０ＮＤ！Ｔ
ｌ０Ｎ Ｃ０ＮＴＲ０Ｌ （１３ト、順序制御を行うＢ
ＬＯＣＫ （１３の両方の機能を備えることにより、制
御対象となる機械装置の順序制御を容易にプログラムす
ることができ名ＰＣが得られる。
信号の順序とは関係なく現時点における状態信号によっ
て定められる条件にだけ対応して制御するＣ０ＮＤ！Ｔ
ｌ０Ｎ Ｃ０ＮＴＲ０Ｌ （１３ト、順序制御を行うＢ
ＬＯＣＫ （１３の両方の機能を備えることにより、制
御対象となる機械装置の順序制御を容易にプログラムす
ることができ名ＰＣが得られる。
１１図は５一般的なプログラマブルコントローラの構成
を示すブロック図、第２図及び第３図はそれぞれリレー
回路シミュレーション方式を示す接続図、第４図はル−
回路シミュレーション方式の制御アルゴリズムを示すフ
ロー図、第５図はテーブルルックアップ方式に用いるテ
ーブルの一例を示す図、第６図はテーブルルックアップ
方式の制御アルゴリズムを示すフロー図、オフ図及び第
８図はそれぞれ工程歩進方式を示す図、第９図は工程歩
進方式の制御アルゴリズムを示すフロー図、第１０図は
この発明の一実施例を示すブロック図、第１１図ＦｉＣ
ＯＮＤＩＴＩＯＮ Ｃ０ＮＴＲ０Ｌ内の処１１Ａ１ルー
ｔ＋）、（ムを示す図、第１２図ＶｉＢＬＯＣＫ内の処
理アルゴリズムを示す図、第１３図はステップ内での処
理アルゴリズムを示すフロー図、第１４図はこの発明の
詳細な説明するための被制御装置の一例を示す構成図で
ある− ｔｌｌ・・・ＣＰＵ、 １２＋・・・出力インタフェー
ス、（３；・・・入力インタフェース、（４）・・・Ｒ
ＡＭ 、 ＋５１−・・ユーザプログラムメモリ、（６
）・・・システムプログラムメモリ、（７）・・・シス
テムコンソール、（８１・−・条件、（９）・・・制御
出力、Ｇ３ ＝−Ｃ０ＮＤＩＴＩＯＮ Ｃ０ＮＴＲ０Ｌ
、 （１３−ＢＬＯＣＫ、 ６◆−・ステップ選択部、
Ｑ→・・・ステップ、αＱ・・・次のステップ法会部。 なお、図中同一符号は同−又は相当部分を示す。 代理人 葛 野 信 − 第１図 第２図 第３１１ 第５図 第６ｖ！Ｊ 第７図 第８図 １０ 第１０図 第１１図 第１３図 第１４図
を示すブロック図、第２図及び第３図はそれぞれリレー
回路シミュレーション方式を示す接続図、第４図はル−
回路シミュレーション方式の制御アルゴリズムを示すフ
ロー図、第５図はテーブルルックアップ方式に用いるテ
ーブルの一例を示す図、第６図はテーブルルックアップ
方式の制御アルゴリズムを示すフロー図、オフ図及び第
８図はそれぞれ工程歩進方式を示す図、第９図は工程歩
進方式の制御アルゴリズムを示すフロー図、第１０図は
この発明の一実施例を示すブロック図、第１１図ＦｉＣ
ＯＮＤＩＴＩＯＮ Ｃ０ＮＴＲ０Ｌ内の処１１Ａ１ルー
ｔ＋）、（ムを示す図、第１２図ＶｉＢＬＯＣＫ内の処
理アルゴリズムを示す図、第１３図はステップ内での処
理アルゴリズムを示すフロー図、第１４図はこの発明の
詳細な説明するための被制御装置の一例を示す構成図で
ある− ｔｌｌ・・・ＣＰＵ、 １２＋・・・出力インタフェー
ス、（３；・・・入力インタフェース、（４）・・・Ｒ
ＡＭ 、 ＋５１−・・ユーザプログラムメモリ、（６
）・・・システムプログラムメモリ、（７）・・・シス
テムコンソール、（８１・−・条件、（９）・・・制御
出力、Ｇ３ ＝−Ｃ０ＮＤＩＴＩＯＮ Ｃ０ＮＴＲ０Ｌ
、 （１３−ＢＬＯＣＫ、 ６◆−・ステップ選択部、
Ｑ→・・・ステップ、αＱ・・・次のステップ法会部。 なお、図中同一符号は同−又は相当部分を示す。 代理人 葛 野 信 − 第１図 第２図 第３１１ 第５図 第６ｖ！Ｊ 第７図 第８図 １０ 第１０図 第１１図 第１３図 第１４図
Claims (1)
- 【特許請求の範囲】 １１１制御の対象となる装置からこの装置の各種の状態
を示す状態信号を入力し上記装置を制御する制御信号を
出力するプログラマブルコントローラにおいて、過去圧
出力され次制御信号の順序とは関係なく現時点における
状態信号によって定められる条件に対応する制御信号を
出力するためのプログラムを格納する条件制御プログラ
ムメモ嗅領域と、状態信号によって定められる条件に応
じて所望のシーケンスで制御信号を出力するためのプロ
グラム金格納するシーケンス制御プログラムメモリブロ
ック領域とを備えたことを特徴とするプログラマブルコ
ントローラ。 （２）シーケンス制御プログラムメモリブロック領域に
は、出力すべき制御信号の出力順序が記述されることを
Ｉｆ！ｊ像とする特許請求の範囲ｉ１項記載のプログラ
マブルコントローラ。 （３）シーケンス制御プログラムメモリブロック領域に
は、同時に動作する複数のブロックを含むことを特徴と
する特許請求の範囲オ１項記載のプログラマブルコント
ローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16544981A JPS5866114A (ja) | 1981-10-15 | 1981-10-15 | プログラマブルコントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16544981A JPS5866114A (ja) | 1981-10-15 | 1981-10-15 | プログラマブルコントロ−ラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5866114A true JPS5866114A (ja) | 1983-04-20 |
Family
ID=15812628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16544981A Pending JPS5866114A (ja) | 1981-10-15 | 1981-10-15 | プログラマブルコントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5866114A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6039203A (ja) * | 1983-08-12 | 1985-03-01 | Idec Izumi Corp | プログラマブルコントロ−ラ |
| JPS60215213A (ja) * | 1984-04-11 | 1985-10-28 | Hitachi Ltd | シーケンス制御方式 |
| JPS60235204A (ja) * | 1984-05-08 | 1985-11-21 | Hitachi Ltd | シーケンス制御方法及び装置 |
| JPS62179603U (ja) * | 1986-04-30 | 1987-11-14 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5663606A (en) * | 1979-10-26 | 1981-05-30 | Hitachi Ltd | Sequence control unit |
-
1981
- 1981-10-15 JP JP16544981A patent/JPS5866114A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5663606A (en) * | 1979-10-26 | 1981-05-30 | Hitachi Ltd | Sequence control unit |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6039203A (ja) * | 1983-08-12 | 1985-03-01 | Idec Izumi Corp | プログラマブルコントロ−ラ |
| JPS60215213A (ja) * | 1984-04-11 | 1985-10-28 | Hitachi Ltd | シーケンス制御方式 |
| JPS60235204A (ja) * | 1984-05-08 | 1985-11-21 | Hitachi Ltd | シーケンス制御方法及び装置 |
| JPS62179603U (ja) * | 1986-04-30 | 1987-11-14 |
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