JPS5863988A - デイスプレイ装置 - Google Patents

デイスプレイ装置

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JPS5863988A
JPS5863988A JP57125199A JP12519982A JPS5863988A JP S5863988 A JPS5863988 A JP S5863988A JP 57125199 A JP57125199 A JP 57125199A JP 12519982 A JP12519982 A JP 12519982A JP S5863988 A JPS5863988 A JP S5863988A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 不発明は平板形≠イスプレイにおいて、−次元方向の線
毎にアドレスし且つＦＥＴ　（フィールド効果型トラン
ジスタ）のＸＹマトリクス配列からなるものに関する。
この種のディスプレイにおいては、Ｘ方向及びＹ方向の
駆動線の特定の組合せに電位を与えることにより個々の
ＦＥＴが選択的に動作させらｎる。
こｔはこの特定交叉位置Ｋｉる光学変換器の駆動並びに
対応する単一画素の制御のために行なう。
各変換器はＬＣＤ（液晶）やＥＣＤ（電気発光物質）や
他の光学的活性媒体のど扛かを利用している。
このよりなＸＹマトリクス形式の装置では、Ｘラインと
Ｘラインとの間の短絡が起らないようにすることが重要
で、若しと扛が発生するとそのラインにつながっている
すべての画素が動作不能になる。この短絡を起す欠陥の
主因はその変換器の付勢を制御するＦＥＴのゲート酸化
物絶縁体のピンホールである。このような短絡は、一枚
で約５００万個のＦＥＴを用いるＦＥＴ平板形ディスプ
レイでは特に致命的である。
ゲート絶縁体ピンホールの可能性は酸化物の浮式を増し
たり燐珪酸塩ガラス等の他の絶縁体をとｎＫ付加したり
して減少できる。しかし、こ才りらはＦＥＴの相互コン
ダクタンスを下げ、閾値電圧を上げる欠点がるる。この
ことＦｉｘｙマトリクス内のＦＥＴ自体についてはその
ゆるやかな動作条件のため重要な問題にならないが、デ
ィスプレイの周辺回路をなし、より大電流を流しより高
速で働くドライバ、シフト・レジスタ、その他の装置ｔ
については問題になる。若しこ扛ら二種の装置について
別々のゲート絶縁体を使うため追加の処理ステップを加
えると、形成処理の複雑性が増し望ましくない。
ＦＥＴのゲート電極の酸化物絶縁層のピンホールその他
から起る駆動ライン短絡の影響を減少するため、ＦＥＴ
マトリクス、ディスプレイに高抵抗を用いることについ
て、先行技術は知ら扛ていない。米国特許第３６５５９
９６号はＦＥＴ０ゲートへの信号源との間に抵抗を入扛
、ゲートとソース電極との間に電流・を流し過大な順方
向電圧に対しＦＥＴを保護することを示している。米国
特許糖３７５４１７１号もＦＥＴのゲートに保護用抵抗
を用いることを示している。、米国特許第４０２７１７
３号、第４２０９７１３号はＦＥＴのゲート入力回路に
抵抗を用いて電流制限装置にしてＦＥＴを保護すること
を示している。このように出願人に判っている先行技術
はすべて特定のＦＥＴのゲート回路に抵抗を用いている
。
要約すると、本発明の利点は、平板形ＸＹマトリクス・
ディスプレイの選択用ＦＥＴのゲート酸化物絶縁体にお
けるピンホールその他の欠陥による短絡の影響を最少に
する実用的で経済的な手段を与えることでるる。平板デ
ィスプレイではＸＹ方向で１回に１本ずつ線状にアドレ
ス嘔ｎ１こｔＶＣＦｉ前記のように多数のＦＥＴが用い
られＸＹ配列を形成し、選択系ｎ駆勘されたＦＥＴが対
応する光変換器を制御する。各ＦＥ、Ｔは駆動ラインの
１不に接続さｎたゲート電極と他の駆動ラインと特定の
光変換器に接続された他の２つの電極を含んでいる。
本発明によ扛ば前記のようなゲート電極の短絡による悪
影響を減少させるため、各ゲート電極とその駆動ライン
との間に高い値の抵抗を挿入する４つ第１図は平板（フ
ラット・パネル）形ディスプレイを示し、こ：ｎは複数
のＸ駆動−ライン、Ｘｌ、Ｘ　　・・・・・・Ｘ　と、
複数のＹ駆動ライン、Ｙｌ、２ゝ　　　　　　　　ｎ Ｙ　　・・・・・・Ｙ　を有し、こ扛らが重ってＸＹ７
２Ｎ　　　　　　　　　ｎ トリクス１０を形成している。ＸＹの各ラインの交点の
各座標位置に接して、装置１１がるる（そのうち１個を
詳しく示す）。各装置１１は、選択用トランジスタとし
てＦＥＴ　１２を含み、こ扛はゲート電極ＧがＸ駆動ラ
インの１本に１ソース電極ＳがＹ駆動ラインの１本に接
続さ扛、別にドレイン電極りを有する。各ドレインＤは
並列ＦＣ−ｖ−ヤパシタ１３とダイナミック・スキャツ
タＬＣＤセル等の光変換器セル１４を介して接地に接続
芒扛ている。
ここに示したものは先行技術における構成でろる。
その動作において、計画図的にロータリ・スイッチ１７
で示さ扛るように各Ｘライン、Ｘ　１Ｘ１　２ゝ ・・・・・・Ｘ　がラスク方式で順次電圧源１６Ｖｃ接
続されるものとする。又、計画図的に各スイッチ１９．
１９　　・・・・・・１９　　Ｖｃて示δｎるように、
１　　　２ゝ　　　　　　ｎ データを示すＸラインの１本又は何本かがこｎと同時に
電圧源１８．１８　　・・・・・・１８　Ｋ選１　　２
１　　　　　　ｎ 択的に接続さ扛る。又更匹、−スイッチ１７がラインＸ
１を付勢するように位置している時に、スイッチ１９　
がラインＹ　を付勢するよう位置して１ いるものとする。
この状態でＸ４、Ｙｌの交点に電位が加えら扛る。その
結果、対応するキャパシタ１６は急速に充電さ扛、セル
１４内の光学活性媒体が活性化さ牡、その位置での画素
の光学的活動をもたらす。
スイッチ１７がラインＸ１を電源１６から切ると、キャ
パシタ１３は放電するが、こｎは媒体を活性化させて保
つためにはラインＸ　が再び付勢さ扛す る次のリフレッシュ・サイクル迄、セル１４を活性化し
て保てる程十分に遅い割合でなテ扛る。又、スイッチ１
９　が図示の如くラインＹ２を付勢１゜ないま！！にお
くと、対応するＬＣＤセル１４は活性化さ【ず、位置Ｘ
１、Ｙ２においては光学的活動がさｎｚい。
ここで、ゲー）Ｇのシリコン二酸化物絶縁体にピンホー
ルがろって、ＦＥＴ１２のゲートＧ７５ｉソースＳと接
触しているとする。この故障はラインＸＹ　　を短絡し
、Ｘｌ又はＹｌのラインに接１ゝ　　　１ 絖しているすべての装置１１の光学的動作を抑１Ｆして
しまう。前記の如く、５００万個ものＦＥＴのめるマト
リクス形ディスプレイでに、そのようなことが起る可能
性かめる。
本発明では、ＸラインとゲートＧの間に高い値の抵抗を
直列匹挿入する。その結果、成るＸラインとドレインが
ＦＥＴ１２の絶縁物中のピンホール等で短絡しても、そ
のＸラインとドレインに動作的に接続さ扛ているすべて
のＬＣＤセル１４は動作し続け、短絡の影響を最小限に
する。選択用ＦＥＴ１２をスイッチするのに使える時間
にディスプレイでは相当永く（例えば約１０−４秒）、
この高抵抗１５の存在がディスプレイの動作に与える影
響は無視できる。ゲート抵抗Ｒｇとゲート・キャパシタ
ンスＣｇＶＣよる時定数が１０−４秒より相当に小さい
ことだけが必要でるる。代表的なＦＥＴでＦｉＣｇが約
０．２ピコ・ファラッドで、Ｒｇ・Ｃｇ＜＜１０−４と
するとＲｇは５０ＭΩ位迄高くてもよいことになる。
従って、若し多数のＦＦＴ１２のゲート絶縁体匹ピンホ
ールがろっても、七ｔｃ）に関するＸライン、ドレイン
に短絡されなく、七扛らは個々のラインの電圧Ｋｉｄ殆
んど影響しない高抵抗で接続さ扛た形になる。例えば、
ライン駆動回路の電源インピーダンスが１０　オームと
すると、このライン電圧を１０チ変動させる以前に１本
のラインに付１き５００個のゲート酸化物ピンホールが
存在できる。代表的な数として、ゲート酸化物故障の発
生率を１０　にしたとしても、５ｘｉｏ　　絵素のマト
リクス・ディスプレイ中で全部で５００個のピンホール
しか予期さ扛ないから、この値の保護性は十分以上であ
る。
各選択用ＦＥＴ１２の出力回路には、特に何もしなくて
よいことが判る。こｎは、出力回路での故障は、個々の
ＬＣＤセル１４のみに影響し、実際の故障の数はディス
プレイの動作に強い打撃を与えるものではないからでる
る。
第２図は、第１図で示テｔ′Ｌ、たものと類似の戟素を
同じ数字匹′をつけて示している。第２図では装置１１
が変形例で示さ扛、即ち、装置１１′に各々選択用多シ
リコンＦＥＴを有し、こ扛はソースＳをドレインの１本
に、ゲー）Ｇを高抵抗１５′を介してＸラインに、そし
てドレインＤをキャノ（シタ１５′で接地に、又多シリ
コン駆動用ＦＥＴ２０のゲートＧＫ接続さｒている。Ｆ
ＥＴ２０のソースＳは接地及びツイスト・ネ１チックＬ
　ＣＩ）セル１４′のターミナルの１つに接続さ扛てい
る。
ＦＥＴ２［１のドレインＤはセル１４′の他のターミナ
ルと抵抗２１に接続さ扛ている。
動作させる際には、ターミナル２２から抵抗２１全通し
てＬＣＤセル１４′に大きな交流電位カニ加えら扛る。
セル１４′を活性化してオンにするにＦｉＦＥＴ２０が
オフに保りｎ１不活性化即ちオフにするにはＦＥＴ２０
をオンにしてセルを短絡する。ＦＥＴ２０のドレインＤ
がソースＤに対して正又は負にバイアスさｎる際に交流
の高電位が与えら扛ているので、ＦＥＴ２０Ｆｉ大きな
閾値を持つようＥｌｌている。この実施例では、相対的
に高い交流電位がセル１４′匹印加嘔扛、このセルの両
端に出来る平均値が直流の電位は（相対的に高い閾値を
持つ）多シリコンＦＥＴと（相対的に高いイントリンシ
ック抵抗値を持つ）多シリコン負荷抵抗２１の使用によ
シ非劣化値内に抑えらｎている。
第６図はＦＥＴ　１２’の構造を示し、と牡は自己整合
的な多シリコン構成を作る従来技法により作りうる。シ
リコン基体３０を酸化しゲート酸化物６１を作る。多シ
リコン層を付着し、Ｘラインとゲート電極Ｇの形を作る
。ソース及びドレイン領域のイオン・インプランテーシ
ョン並びＥＸラインとゲート電極を高導電性にドープす
る前に、フォトレジスト・マスクのめる区域１５′が設
定テ扛る。このマスクはその下の区域のインプランテー
ションを防ぎ、その抵抗値を高く保つ。マスク区域１５
′の長さｙを幅Ｗ匹対して調節するとｙ　／　ｗの形状
比が調節でき、所望のＲｇ値が得ら扛る。ｙを減らすと
、ゲート抵抗１５（即ち領域１５′　）の時定数Ｒｇが
減少する。抵抗１５（１５′　）は只−回の付加的工程
で作り得ることが判る。
不明細書で「動作上接続さｎた」という表現は第１図に
おいて光変換器（ＬＣＤセル１４）を選択ＦＥＴ１２匹
直接接続した場合、並びに第２図においてセル１４′を
駆動ＦＥＴ２０を介して間接的に選択ＦＥＴ１２’に接
続した場合を含む、又、光変換器は、種々の液晶（ＬＣ
Ｄ）セル、電気発色装置その他の光学的活性るる変換媒
体を含むものでるる。
【図面の簡単な説明】
第１図は本発明を用いる平板ディスプレイの回路計画図
、第２図は本発明の他の実施例の計画図、第５図は第２
図の各ＦＥＴゲートの斜視図でるる。 １２．１２′、２０・・・・ＦＥＴ、１３・・・・キャ
パシタ、１４．１４′・・・・ＬＣＤセル、１５．１５
′・・・・ゲート抵抗、１７・・・・スイッチ。 出願人　　インターナショカル・ビジネス・マシーンズ
・コづｆレーション代理人　弁理士　　山　　　本　　
　仁　　　朗（外１名）

Claims (1)

    【特許請求の範囲】
  1. 複数本のＸラインと各々が上記Ｘラインの各々と交叉す
    る複数本のＸラインを有し、上記交叉−する各点におか
    ｔ′ＬＸラインとＸラインの一致選択ＶＣより付勢さ扛
    る選択用ＦＥＴ並びに上記ＦＥＴにより直接又は間接に
    駆動される光変換器を有するＸＹ交叉マトリクス形ディ
    スプレイ装置において、上記ＦＥＴのゲート電極は予定
    の値を有する抵抗体を介して上記Ｘ又ＦｉＹの一方のラ
    インに接続さｎｌそのソース電極は上記Ｘ又ｆｌＹの他
    方のラインに或は光変換器部動入力に接続さｎｌ　ドレ
    イ／電極は残余のライン或は駆動入力に接続さＣ１上記
    予定の値は上記ＦＩＴのゲート電極と他の電極との間の
    短絡が上記ＸラインとＸラインとの動作上の短絡を発生
    させることのないよう抑止するに十分な値に選定さｔて
    いることを特徴とするディスプレイ装置。
JP57125199A 1981-09-30 1982-07-20 デイスプレイ装置 Granted JPS5863988A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/307,267 US4406997A (en) 1981-09-30 1981-09-30 Method and means for minimizing the effect of short circuits in flat panel displays
US307267 1981-09-30

Publications (2)

Publication Number Publication Date
JPS5863988A true JPS5863988A (ja) 1983-04-16
JPH0311475B2 JPH0311475B2 (ja) 1991-02-18

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ID=23188968

Family Applications (1)

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JP57125199A Granted JPS5863988A (ja) 1981-09-30 1982-07-20 デイスプレイ装置

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US (1) US4406997A (ja)
EP (1) EP0075651B1 (ja)
JP (1) JPS5863988A (ja)
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