JPS5861643A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5861643A JPS5861643A JP57163052A JP16305282A JPS5861643A JP S5861643 A JPS5861643 A JP S5861643A JP 57163052 A JP57163052 A JP 57163052A JP 16305282 A JP16305282 A JP 16305282A JP S5861643 A JPS5861643 A JP S5861643A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は砒化ガリウムの半絶縁性基板の一側上にｎ型砒
化ガリウム層を設け、その後に酸素イオンのインプラン
テーションを行なって分離領域を形成し、該分離領域が
少なくとも前記半絶縁性基板の領域にまで延在して前記
砒化ガリウム層を、互いに分離されていて半導体回路素
子が形成される島に、分割している、砒化ガリウムの半
導体本体を有する半導体装置の製造方法に関する。
化ガリウム層を設け、その後に酸素イオンのインプラン
テーションを行なって分離領域を形成し、該分離領域が
少なくとも前記半絶縁性基板の領域にまで延在して前記
砒化ガリウム層を、互いに分離されていて半導体回路素
子が形成される島に、分割している、砒化ガリウムの半
導体本体を有する半導体装置の製造方法に関する。
本発明はさらにこの方法により得られた基板並びにこの
基板を使用して実現された半導体装置に関する。
基板を使用して実現された半導体装置に関する。
本発明はエレクトロニクスの分野特に半導体装置の製造
技術分野に係る発明である〇 従来から知られている方法特にフランス特許出願第２，
１８０，５４０号明細書に開示されている方法によれば
、予め基板上に堆積させたエピタキシャル層中に酸素イ
オンのインブランチ−′シ日ン（注入）、を行なってこ
のエピタキシャル層の厚さ以上の深さを有する分離区域
を形成することによって半導体装置を製造している。
技術分野に係る発明である〇 従来から知られている方法特にフランス特許出願第２，
１８０，５４０号明細書に開示されている方法によれば
、予め基板上に堆積させたエピタキシャル層中に酸素イ
オンのインブランチ−′シ日ン（注入）、を行なってこ
のエピタキシャル層の厚さ以上の深さを有する分離区域
を形成することによって半導体装置を製造している。
しかしながら、ＧａＡｓの任意の基板或いはこのような
基板上に堆積されたエピタキシャル層中における斯様な
インプランテーションの効果は初期条件１例えば、基板
の初期ドーピングに著しく依存してトリ、イオン−イン
プランテーションによって半導体装置を製造するこれら
既知方法では使用に不適切なものとして除去されるウェ
ーハの数が著しく多い。
基板上に堆積されたエピタキシャル層中における斯様な
インプランテーションの効果は初期条件１例えば、基板
の初期ドーピングに著しく依存してトリ、イオン−イン
プランテーションによって半導体装置を製造するこれら
既知方法では使用に不適切なものとして除去されるウェ
ーハの数が著しく多い。
その上さらに、上述したフランス特許出願明細書に開示
された技術は両立しない２つの相異なる処理工程すなわ
ちエピタキシャル成長に関係する第一処理とイオン・イ
ンプランテーションにＭ！する第二処理とを行なう必要
があるとしているので、この従来技術は製造工程が相当
複雑である。
された技術は両立しない２つの相異なる処理工程すなわ
ちエピタキシャル成長に関係する第一処理とイオン・イ
ンプランテーションにＭ！する第二処理とを行なう必要
があるとしているので、この従来技術は製造工程が相当
複雑である。
本発明の目的は従来に比べて信頼性が高くかつ複雑でな
くしかも製造に使用しても、製造価格に悪影響を及ぼす
ことのないＧａＡｓの基板（又はウェーハ）の処理方法
を提供することにある。
くしかも製造に使用しても、製造価格に悪影響を及ぼす
ことのないＧａＡｓの基板（又はウェーハ）の処理方法
を提供することにある。
この目的の達成を図るため、本発明によれば、前記半絶
縁基板の全表面中に珪素イオンの第一インプランテーシ
ョン２行なつ゛て前記ｎ型砒化ガリウム層を形成し、酸
素イオンの選択的第二インプランテーションを行なって
前記分離領域を形成し、その後に前記半導体本体に対し
熱処理を行なうことを特徴とする。
縁基板の全表面中に珪素イオンの第一インプランテーシ
ョン２行なつ゛て前記ｎ型砒化ガリウム層を形成し、酸
素イオンの選択的第二インプランテーションを行なって
前記分離領域を形成し、その後に前記半導体本体に対し
熱処理を行なうことを特徴とする。
このようにすれば、第一処理の後に、斯様にして処理さ
れたウェーハの数点におけるプロフィ゛−ル（！ （Ｖ
） （容量−電圧特性）を簡単にかつ特に自動的に測定
することが可能となり（カートグラフィー： ｃａｒｔ
ｏｇｒａｐｈｙ ） 、このウェーハが予め規定した要
件を満足しているかを大雑把に知ることが出来、さらに
は必要に応じてウェーハを不合格品として除外すること
も可能となり、しかもこの処理段階まではウェーハの処
理コストはそれ程高くはない。
れたウェーハの数点におけるプロフィ゛−ル（！ （Ｖ
） （容量−電圧特性）を簡単にかつ特に自動的に測定
することが可能となり（カートグラフィー： ｃａｒｔ
ｏｇｒａｐｈｙ ） 、このウェーハが予め規定した要
件を満足しているかを大雑把に知ることが出来、さらに
は必要に応じてウェーハを不合格品として除外すること
も可能となり、しかもこの処理段階まではウェーハの処
理コストはそれ程高くはない。
さらに、前述のフランス特許出願に記載されているよう
な、エピタキシャル成長と一回のインプランテーション
とを実施することよりも二回のインプランテーションを
実施する方がはるかに簡単であり、池方、この既知方法
によって得られるウェーハはこれを集積回路の製造に使
用するにはあまりにも不均質である場合が度々生ずる。
な、エピタキシャル成長と一回のインプランテーション
とを実施することよりも二回のインプランテーションを
実施する方がはるかに簡単であり、池方、この既知方法
によって得られるウェーハはこれを集積回路の製造に使
用するにはあまりにも不均質である場合が度々生ずる。
ＧａＡｓの基板中にｎ導電型を得るため、リストに掲げ
たＳｉ、Ｓｅ、Ｓ及びＴｅの取り得る興なる注入物の中
から次のような理由で珪素を選んだ。
たＳｉ、Ｓｅ、Ｓ及びＴｅの取り得る興なる注入物の中
から次のような理由で珪素を選んだ。
−テルル・イオンは嵩が大きくこれをインプランテーシ
ョンすると結晶母体に著しい損傷を生ずる。
ョンすると結晶母体に著しい損傷を生ずる。
硫黄イオン（Ｓ）は次の焼結工程中に極めて激しく拡散
する。
する。
このような訳で、（Ｓｉ−０）の組合わせか（ｓｅｉ
−ｏ ）の組合わせのいずれかに選択が限られる。本願
の発明者の経験により、注入物の第一の組合わせ（Ｓｉ
−０）の方が第二の組合わせ（Ｓｅ −０）よりも約
百倍効率が良いこと、すなわち、Ｓｅの注入物の場合よ
りも百倍小さい酸素のドーズ量で同一程度の絶縁を得る
という驚くべき効果があることを知った。
−ｏ ）の組合わせのいずれかに選択が限られる。本願
の発明者の経験により、注入物の第一の組合わせ（Ｓｉ
−０）の方が第二の組合わせ（Ｓｅ −０）よりも約
百倍効率が良いこと、すなわち、Ｓｅの注入物の場合よ
りも百倍小さい酸素のドーズ量で同一程度の絶縁を得る
という驚くべき効果があることを知った。
以下、図面につき本発明の詳細な説明する。
第１図に示すような種類の装置は種々の材料のウェーハ
特に半導体ウェーハにイオン・インプランテーションを
行なうために普通の方法で利用されるファンデグラフ加
速器を示す。
特に半導体ウェーハにイオン・インプランテーションを
行なうために普通の方法で利用されるファンデグラフ加
速器を示す。
このような装置は一般にイオンソース１と、これらイオ
ンを加速する静電加速手段２と、ビーム状のイオンから
各イオンの種類に応じてこれらを分離するイオン分離手
段と、斯して選択分離されたイオンを水平又は垂直平面
内で偏向させるための偏向手段と、基板７を覗いたり、
支持体８上に配置したり支持体Ｂ上で移動させたり出来
るようにするための窓６とを具えている。
ンを加速する静電加速手段２と、ビーム状のイオンから
各イオンの種類に応じてこれらを分離するイオン分離手
段と、斯して選択分離されたイオンを水平又は垂直平面
内で偏向させるための偏向手段と、基板７を覗いたり、
支持体８上に配置したり支持体Ｂ上で移動させたり出来
るようにするための窓６とを具えている。
第１図に示す加速器で相当大きな電位差によって加速さ
れてウェーハの表面を通ってイオンが侵入すると、色々
な相当多くの効果が得られる。
れてウェーハの表面を通ってイオンが侵入すると、色々
な相当多くの効果が得られる。
一方、イオンはウェーハの結晶母材中に、その運動エネ
ルギーや、インプランテーションされたイオンの大きさ
やこれらイオン【受取石側の結晶、母材の原子の大きさ
に依存した深さで、偶然的に局在し％この深さはＬＳＳ
表（Ｉ、８８はＬ＋１ｎｄｈａｒｄ 。
ルギーや、インプランテーションされたイオンの大きさ
やこれらイオン【受取石側の結晶、母材の原子の大きさ
に依存した深さで、偶然的に局在し％この深さはＬＳＳ
表（Ｉ、８８はＬ＋１ｎｄｈａｒｄ 。
５ｃｈａｒｆｆ及び５ＯｈｉＯｔｔの頭文字を取った略
称）（Ｈａｎｓｔｅｄ Ｐｒｅｓｓ 、 Ｊｏｈｎ Ｗ
ｉｎｌｅｙ ＆ ａｎ Ｉｎｃ 、 ｚｎｄｅｄｉｔｉ
ｏｎ ）によって統計的に決定出来る。この表はガラス
分布のパラメータすなわちインブランチ−シロン・プロ
フィールの理論的曲線を与えるものである。
称）（Ｈａｎｓｔｅｄ Ｐｒｅｓｓ 、 Ｊｏｈｎ Ｗ
ｉｎｌｅｙ ＆ ａｎ Ｉｎｃ 、 ｚｎｄｅｄｉｔｉ
ｏｎ ）によって統計的に決定出来る。この表はガラス
分布のパラメータすなわちインブランチ−シロン・プロ
フィールの理論的曲線を与えるものである。
地方、特に半導体材料に関しては、ウェーハの導電性は
外部からの原子の存在により相当変化する。例えば、Ｇ
ａｐｓの半絶縁性ウェーハ中に十分な量の珪素イオン（
Ｓｉ）又はセレン・イオン（Ｓｅ＋）をインプランテー
ションすると、このウェーハはｎ−導電型となり、これ
に対しベリリウム・イオン（Ｂｅ）をインプランテーシ
ョンするとウェーハはｐ−導電型となる。
外部からの原子の存在により相当変化する。例えば、Ｇ
ａｐｓの半絶縁性ウェーハ中に十分な量の珪素イオン（
Ｓｉ）又はセレン・イオン（Ｓｅ＋）をインプランテー
ションすると、このウェーハはｎ−導電型となり、これ
に対しベリリウム・イオン（Ｂｅ）をインプランテーシ
ョンするとウェーハはｐ−導電型となる。
次に第２図〜第６図を参照して本発明による処理の方法
につき説明する。尚、これら各図において同一符号は対
応する部分を示す。
につき説明する。尚、これら各図において同一符号は対
応する部分を示す。
第！！図にｌＯで示すウェーハから開始する。このウェ
ーハは半絶縁性タイプの砒化ガリウムのウェーハであっ
て、例えば、ブリッジマン法（Ｂｒｌｄｇｍａｎ ｍｅ
ｔｈｏｄ ）による処理の間にクロムを初期ドーピング
することによって得られたものである。このウェーハの
全表面１１に向けて均一に珪素イオン（Ｓｉ＋）をイン
ブランチ−シロンを行なう。この場合イオンビームの７
ラツクスは約１０１Ｂ〜５・１０１８イオン／Ｃ−の間
にあり、運動エネルギーは５０〜５ｏｏｋｅＶである。
ーハは半絶縁性タイプの砒化ガリウムのウェーハであっ
て、例えば、ブリッジマン法（Ｂｒｌｄｇｍａｎ ｍｅ
ｔｈｏｄ ）による処理の間にクロムを初期ドーピング
することによって得られたものである。このウェーハの
全表面１１に向けて均一に珪素イオン（Ｓｉ＋）をイン
ブランチ−シロンを行なう。この場合イオンビームの７
ラツクスは約１０１Ｂ〜５・１０１８イオン／Ｃ−の間
にあり、運動エネルギーは５０〜５ｏｏｋｅＶである。
この運動エネルギーはＬＳＳ表に掲げられた値から算出
した、０．１〜１μｍの間の理論的な侵入深さを生ずる
。
した、０．１〜１μｍの間の理論的な侵入深さを生ずる
。
この場合、よく知られている自動化法例えば、ダブル０
マーキュリ−会ポール。テクニック（ｄｏｕｂｌｅ ｍ
ｅｒｃｕｒｙ ｂａｌｌ ｔｅｃｈｎｉｑｕｅ ）によ
って第８図に示すプロフィールＣ（Ｖ）を測定すること
が可能である。尚、この方法は例えば文献″ＫＩＱＣｔ
ｒｏｎｉｃ８ ＬｅｔｔｅｒＢ”第１１巻、第５８０頁
（１９７５年）に記載（７） Ｍ、 Ｂｉｎｅｔ （７
）論文″″ｙａｓｔ ａｎｄ ｎｏｎ−ｄｅｓｔｒｕｃ
ｔｉｖｅ ｍｅｔｈｏｄ ｏｆ Ｇ （Ｖ） ｐｒｏｆ
ｉｌｉｎｇ ｏｆ ａｔｈｉｎ ＳｅｍｉＯＯｎ（ｉｕ
ｏｔｉｖ８１ａｙｅｒ ｏｎ ａｎ ａｎ８．ｕｌａｔ
ｉｎｇｓｕｂｓｔｒａｔｅ”に開示されている。
マーキュリ−会ポール。テクニック（ｄｏｕｂｌｅ ｍ
ｅｒｃｕｒｙ ｂａｌｌ ｔｅｃｈｎｉｑｕｅ ）によ
って第８図に示すプロフィールＣ（Ｖ）を測定すること
が可能である。尚、この方法は例えば文献″ＫＩＱＣｔ
ｒｏｎｉｃ８ ＬｅｔｔｅｒＢ”第１１巻、第５８０頁
（１９７５年）に記載（７） Ｍ、 Ｂｉｎｅｔ （７
）論文″″ｙａｓｔ ａｎｄ ｎｏｎ−ｄｅｓｔｒｕｃ
ｔｉｖｅ ｍｅｔｈｏｄ ｏｆ Ｇ （Ｖ） ｐｒｏｆ
ｉｌｉｎｇ ｏｆ ａｔｈｉｎ ＳｅｍｉＯＯｎ（ｉｕ
ｏｔｉｖ８１ａｙｅｒ ｏｎ ａｎ ａｎ８．ｕｌａｔ
ｉｎｇｓｕｂｓｔｒａｔｅ”に開示されている。
容量−電圧特性のこれらカートグラフィック測定から〜
第４図に示すような対応するドーピング・プロフィール
が得られる。すなわちこの図は自由キャリヤの濃度Ｎ
（Ｘ） （ＣＷＩ” ） ｔ−深さのＩ＠数として示し
た図で、これら曲線は理論的に得られたガウス分布曲線
から僅かにずれている。
第４図に示すような対応するドーピング・プロフィール
が得られる。すなわちこの図は自由キャリヤの濃度Ｎ
（Ｘ） （ＣＷＩ” ） ｔ−深さのＩ＠数として示し
た図で、これら曲線は理論的に得られたガウス分布曲線
から僅かにずれている。
その後、簡単でしかも安価な方法によるテストで、不均
質であったり、自由キャリヤ濃度が小さすぎたりして不
適当なウェーハを除外したり、或いは良いウェーハを残
したりすることが可能であり、一方さらにこのテストか
ら、次に行なわれるイオン衝撃の際にウェーハに対する
フラックスを可成り近似的に推定することが出来る。
質であったり、自由キャリヤ濃度が小さすぎたりして不
適当なウェーハを除外したり、或いは良いウェーハを残
したりすることが可能であり、一方さらにこのテストか
ら、次に行なわれるイオン衝撃の際にウェーハに対する
フラックスを可成り近似的に推定することが出来る。
本発明方法の次の段階では第５図に示すようにこれまで
知られているフォト・エツチング法によってμｍの範囲
の平均厚さの感光性ラッカー１２で部分的に！スフ１２
を形成する。
知られているフォト・エツチング法によってμｍの範囲
の平均厚さの感光性ラッカー１２で部分的に！スフ１２
を形成する。
□続いて、酸素イオン（０＋）のインプランテーション
をＳ５０〜５００ ｋｅＶの運動エネルギー及び約ｌθ
〜５・１０ 間の、約１０倍高いドーズ量で行なう。
をＳ５０〜５００ ｋｅＶの運動エネルギー及び約ｌθ
〜５・１０ 間の、約１０倍高いドーズ量で行なう。
ラレカーで被覆されていない領域はこのドーズ量で酸素
イオンがインプランテーションされてこの領域を絶縁領
域となし、例えば第６図に示されるような種類の構造が
得られる。すなわち二の例の構成では分離領域工によっ
て同一ウェーハ上で複数の基本的セルを製造するための
ｎ型領域を分離している。
イオンがインプランテーションされてこの領域を絶縁領
域となし、例えば第６図に示されるような種類の構造が
得られる。すなわち二の例の構成では分離領域工によっ
て同一ウェーハ上で複数の基本的セルを製造するための
ｎ型領域を分離している。
従って、このような製造方法により、著しく高集積密度
が得られ大規模集積回路（ＬＳＩ ）を得ることが出来
、回路の複雑性も単位ウェーハ当り１００論理ゲート以
上となる。
が得られ大規模集積回路（ＬＳＩ ）を得ることが出来
、回路の複雑性も単位ウェーハ当り１００論理ゲート以
上となる。
この方法の次の段階では、熱処理を行なって層を活性化
しくインプランテーションされた原子を受取側の結晶母
体中の隙間位置から置換位置へと通過させしめ）及び衝
撃によって生じた欠陥を修復するようになす。この熱処
理を７００℃（９００℃の程度の温度で約１５分にわた
り行なうが、好ましくは結晶の成分（特に砒素）の蒸発
を回避するためカプセル封入して行なうのがよい。
しくインプランテーションされた原子を受取側の結晶母
体中の隙間位置から置換位置へと通過させしめ）及び衝
撃によって生じた欠陥を修復するようになす。この熱処
理を７００℃（９００℃の程度の温度で約１５分にわた
り行なうが、好ましくは結晶の成分（特に砒素）の蒸発
を回避するためカプセル封入して行なうのがよい。
アルミナ（１７２０８）、シリカ（５ｉｎ２）又は窒化
珪素（５ｉ８Ｎ、 ）・・・のような種々のカプセル封
入が可能であるが、好ましくは出来るだけ酸素のない雰
囲気中でシランとアンモニアとを反応させて得られる数
十ｎｍの厚さの後者の材料を使用するのがよい。
珪素（５ｉ８Ｎ、 ）・・・のような種々のカプセル封
入が可能であるが、好ましくは出来るだけ酸素のない雰
囲気中でシランとアンモニアとを反応させて得られる数
十ｎｍの厚さの後者の材料を使用するのがよい。
しかしながらへ本発明の種々の適用例において、本発明
による方法によって得られた分離された高中に回路素子
を形成するために補足的にイオン・インプランテーショ
ンを行なう場合には、ウェーハの熱処理をインプランテ
ーション段階の終りの時点で行ない得る。
による方法によって得られた分離された高中に回路素子
を形成するために補足的にイオン・インプランテーショ
ンを行なう場合には、ウェーハの熱処理をインプランテ
ーション段階の終りの時点で行ない得る。
このように、例えば、ＪＦＥＴ （接合型電界効果トラ
ンジスタ）タイプのトランジスタの製造に際しては、反
対導電型を生じさせる別のイオン、例えば、ｐ導電型に
対してはベリリウム・イオンのインプランテーションを
行なう必要がある。その場合には自由キャリヤの濃度を
予め定めておくと、特に接合が特に深く自由キャリヤの
それぞれの密度の調整が著しく困難であり、通常はカッ
ト・オフであるＪＦＥＴ ）ランジスタの場合には、注
入物の７ラツクス及びエネルギーを極めて正確に定める
ことが出来る。
ンジスタ）タイプのトランジスタの製造に際しては、反
対導電型を生じさせる別のイオン、例えば、ｐ導電型に
対してはベリリウム・イオンのインプランテーションを
行なう必要がある。その場合には自由キャリヤの濃度を
予め定めておくと、特に接合が特に深く自由キャリヤの
それぞれの密度の調整が著しく困難であり、通常はカッ
ト・オフであるＪＦＥＴ ）ランジスタの場合には、注
入物の７ラツクス及びエネルギーを極めて正確に定める
ことが出来る。
砒化ガリウムのインプランテーションされた領域を絶縁
領域にするための例えばプロトン衝撃のような池の既知
の注入物に比べて珪素−酸素のイオン組合わせのインプ
ランテーションが有すル利点は、例えばプロトン衝撃に
よって得られた絶縁性は８５０℃以上の温度で消失して
しまうのに対し、本発明の場合には８００℃以上のアン
ニーリング温度を使用することが可能であるという事実
に特に基づいている。
領域にするための例えばプロトン衝撃のような池の既知
の注入物に比べて珪素−酸素のイオン組合わせのインプ
ランテーションが有すル利点は、例えばプロトン衝撃に
よって得られた絶縁性は８５０℃以上の温度で消失して
しまうのに対し、本発明の場合には８００℃以上のアン
ニーリング温度を使用することが可能であるという事実
に特に基づいている。
本発明は上述した実施例にのみ限定されるものではなく
、多くの変更または変形をなし得ること明らかである。
、多くの変更または変形をなし得ること明らかである。
第１図はインプランテーション用のいわゆるファンデク
ラフ加速器の概略を示す線図、第２図〜第６図は本発明
による方法が実施されるべき測定操作の各段階を示す線
図である。 ｌ・・・イオンソース ２・；・静電加速手段８・
・・イオン分離手段 ４，６・・・イオン偏向手段６
・・・窓 ７・・・基板８・・・基板支
持体 １ｏ・・・ウェーハ１１・・・（ウェーハ
の）表面 １２・・・マスク
ラフ加速器の概略を示す線図、第２図〜第６図は本発明
による方法が実施されるべき測定操作の各段階を示す線
図である。 ｌ・・・イオンソース ２・；・静電加速手段８・
・・イオン分離手段 ４，６・・・イオン偏向手段６
・・・窓 ７・・・基板８・・・基板支
持体 １ｏ・・・ウェーハ１１・・・（ウェーハ
の）表面 １２・・・マスク
Claims (1)
- 【特許請求の範囲】 Ｌ 砒化ガリウームの半絶縁性基板の一側上にｎ型砒化
ガリウム層を設け、その後に酸素イオンのインプランテ
ーションを行なって分離領域を形成し、該分離領域が少
なくとも前記半絶縁性基板の領域にまで延在して前記砒
化ガリウム層を、互いに分離されていて半導体回路素子
が形成される島に、分割している、砒化ガリウムの半導
体本体を有する半導体装置を製造するに当り、前記半絶
縁基板の全表面中に珪素イオンの第一インプランテーシ
ョンを行なって前記ｎ型砒化ガリウム層を形成し、酸素
イオンの選択的第二インブランチ−シロンを行なって前
記分離領域を形成し、その後に前記半導体本体に対し熱
処理を行なうことを特徴とする半導体装置の製造方法。 λ 前記熱処理を半導体本体を覆うカプセル封入層の下
で行なうことを特徴とする特許請求の範囲ｌ記載の製造
方法。 ＆ 前記珪素イオンの第一インプランテーションを１０
１８〜５×１０ 珪素イオン／Ｃ−間のドーズ量及び５
０〜５．００ ｋｅＶ間の運動エネルギーで行なうこと
を特徴とする特許請求の範囲１又は２記載の製造方法。 ４ ［［素イオンの第二インプランテーションを１０
〜６×ｌＯ酸素イオン／Ｃ−間のドーズ量及び５０〜５
００ ｋｅＶ間の運動エネルギーで行なうことを特徴と
する特許請求の範囲１又は２記載の製造方法。 器 前記熱処理を窒化珪素のカブ毎ル封大層の下で窒素
雰囲気中で７００℃〜９００℃の温度で約１５分間にわ
たり行なうことを特徴とする特許請求の範囲２記載の製
造方法。 ａ 特許請求の範囲１〜５のいずれか一つに記載の半導
体装置の製造方法を使用することによって得られた相互
に分離された島をもった砒化ガリウム基板。 −特許請求の範囲１〜５のいずれか一つに記載の半導体
装置の製造方法を使用することによって製造された半導
体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8117664 | 1981-09-18 | ||
| FR8117664A FR2513439B1 (fr) | 1981-09-18 | 1981-09-18 | Procede de traitement de substrat de gaas, par implantation ionique, et substrats ainsi obtenus |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5861643A true JPS5861643A (ja) | 1983-04-12 |
Family
ID=9262277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57163052A Pending JPS5861643A (ja) | 1981-09-18 | 1982-09-18 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4469528A (ja) |
| EP (1) | EP0075368B1 (ja) |
| JP (1) | JPS5861643A (ja) |
| DE (1) | DE3278598D1 (ja) |
| FR (1) | FR2513439B1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2517120A1 (fr) * | 1981-11-26 | 1983-05-27 | Michel Salvi | Procede de fabrication d'un composant semiconducteur par diffusion avec implantation ionique prealable et composant obtenu |
| FR2525028A1 (fr) * | 1982-04-09 | 1983-10-14 | Chauffage Nouvelles Tech | Procede de fabrication de transistors a effet de champ, en gaas, par implantations ioniques et transistors ainsi obtenus |
| US4602965A (en) * | 1984-03-13 | 1986-07-29 | Communications Satellite Corporation | Method of making FETs in GaAs by dual species implantation of silicon and boron |
| USH569H (en) | 1984-09-28 | 1989-01-03 | Motorola Inc. | Charge storage depletion region discharge protection |
| WO1986002202A1 (en) * | 1984-09-28 | 1986-04-10 | Motorola, Inc. | Charge storage depletion region discharge protection |
| US4610731A (en) * | 1985-04-03 | 1986-09-09 | At&T Bell Laboratories | Shallow impurity neutralization |
| GB2174108B (en) * | 1985-04-04 | 1989-07-19 | Sharp Kk | Method for forming a polycrystalline silicon thin film |
| US4673446A (en) * | 1985-12-12 | 1987-06-16 | The United States Of America As Represented By The Secretary Of The Navy | Method of forming thermally stable high resistivity regions in n-type indium phosphide by oxygen implantation |
| US4701422A (en) * | 1986-04-07 | 1987-10-20 | Rockwell International Corporation | Method of adjusting threshold voltage subsequent to fabrication of transistor |
| JPH07118484B2 (ja) * | 1987-10-09 | 1995-12-18 | 沖電気工業株式会社 | ショットキーゲート電界効果トランジスタの製造方法 |
| US5160492A (en) * | 1989-04-24 | 1992-11-03 | Hewlett-Packard Company | Buried isolation using ion implantation and subsequent epitaxial growth |
| WO1992009108A1 (en) * | 1990-11-16 | 1992-05-29 | United States Department Of Energy | Oxidation of gallium arsenide |
| US5672522A (en) * | 1996-03-05 | 1997-09-30 | Trw Inc. | Method for making selective subcollector heterojunction bipolar transistors |
| US6335562B1 (en) * | 1999-12-09 | 2002-01-01 | The United States Of America As Represented By The Secretary Of The Navy | Method and design for the suppression of single event upset failures in digital circuits made from GaAs and related compounds |
| US6635559B2 (en) | 2001-09-06 | 2003-10-21 | Spire Corporation | Formation of insulating aluminum oxide in semiconductor substrates |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4847768A (ja) * | 1971-10-19 | 1973-07-06 | ||
| JPS5658226A (en) * | 1979-10-17 | 1981-05-21 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2180540A1 (en) * | 1972-04-20 | 1973-11-30 | Favennec Pierre N | Semiconductor devices prodn - by ion implantation |
| US4017887A (en) * | 1972-07-25 | 1977-04-12 | The United States Of America As Represented By The Secretary Of The Air Force | Method and means for passivation and isolation in semiconductor devices |
| DE2631873C2 (de) * | 1976-07-15 | 1986-07-31 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zur Herstellung eines Halbleiterbauelements mit einem Schottky-Kontakt auf einem zu einem anderen Bereich justierten Gatebereich und mit kleinem Serienwiderstand |
| US4396437A (en) * | 1981-05-04 | 1983-08-02 | Hughes Aircraft Company | Selective encapsulation, controlled atmosphere annealing for III-V semiconductor device fabrication |
| US4383869A (en) * | 1981-06-15 | 1983-05-17 | Rca Corporation | Method for enhancing electron mobility in GaAs |
-
1981
- 1981-09-18 FR FR8117664A patent/FR2513439B1/fr not_active Expired
-
1982
- 1982-09-15 US US06/418,322 patent/US4469528A/en not_active Expired - Lifetime
- 1982-09-16 DE DE8282201147T patent/DE3278598D1/de not_active Expired
- 1982-09-16 EP EP82201147A patent/EP0075368B1/fr not_active Expired
- 1982-09-18 JP JP57163052A patent/JPS5861643A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4847768A (ja) * | 1971-10-19 | 1973-07-06 | ||
| JPS5658226A (en) * | 1979-10-17 | 1981-05-21 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2513439A1 (fr) | 1983-03-25 |
| EP0075368B1 (fr) | 1988-06-01 |
| EP0075368A2 (fr) | 1983-03-30 |
| EP0075368A3 (en) | 1984-08-29 |
| DE3278598D1 (en) | 1988-07-07 |
| US4469528A (en) | 1984-09-04 |
| FR2513439B1 (fr) | 1985-09-13 |
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