JPS5859650A - 信号発生回路 - Google Patents
信号発生回路Info
- Publication number
- JPS5859650A JPS5859650A JP56157913A JP15791381A JPS5859650A JP S5859650 A JPS5859650 A JP S5859650A JP 56157913 A JP56157913 A JP 56157913A JP 15791381 A JP15791381 A JP 15791381A JP S5859650 A JPS5859650 A JP S5859650A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- output
- stages
- exclusive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03828—Arrangements for spectral shaping; Arrangements for providing signals with specified spectral properties
- H04L25/03866—Arrangements for spectral shaping; Arrangements for providing signals with specified spectral properties using scrambling
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Dc Digital Transmission (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Monitoring And Testing Of Transmission In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデータ伝送系の試験のためにループ構成を行う
ときに用いられるアドレス信号またはループ構成信号そ
の他、の信号を発生する回路に関する。
ときに用いられるアドレス信号またはループ構成信号そ
の他、の信号を発生する回路に関する。
データ伝送系では系の一部、例えば端末機器、モデムお
よび回線等に障害が発生すると、系のどの個所に障害が
発生したかを調査する必要がある。
よび回線等に障害が発生すると、系のどの個所に障害が
発生したかを調査する必要がある。
従来、このような障害探索は、一方の端末側（試験端末
）と遠隔端末のモデム等（被試験端末）との関にループ
回路を構成し、試験端末から被試験端末に送出された信
号を試験端末から被試験端末に折り返し返送することに
より行なわれている。
）と遠隔端末のモデム等（被試験端末）との関にループ
回路を構成し、試験端末から被試験端末に送出された信
号を試験端末から被試験端末に折り返し返送することに
より行なわれている。
このようなループ構成の方法としては、試験端末から被
試験端末にアドレス符号を送信し被試験端末でその符号
を識別してループを構成する方法が一般的である。試験
端末が被試験端末へループを構成させるために送信する
符号としては、一般にループを構成するように通知する
ループ構成符号と、被試験端末の中の一つを指定するア
ドレス符号と、ループ構成を示すモード符号とが用いら
れている。
試験端末にアドレス符号を送信し被試験端末でその符号
を識別してループを構成する方法が一般的である。試験
端末が被試験端末へループを構成させるために送信する
符号としては、一般にループを構成するように通知する
ループ構成符号と、被試験端末の中の一つを指定するア
ドレス符号と、ループ構成を示すモード符号とが用いら
れている。
第１図はこれらの符号の一例を示すタイムチャ−トであ
る。第１図（Ａ）でループ構成符号１はある函数の「０
」または「１」のスクランブル符号ａ。
る。第１図（Ａ）でループ構成符号１はある函数の「０
」または「１」のスクランブル符号ａ。
ビットから構成され、アドレス符号２は前記函数とは異
なる他の函数の「０」または「１」のスクランブル符号
す、ビットで構成されている。さらＫその次に送信され
るモード符号３はＣ，ビットで構成され、もう一つの函
数の「０」または「１」のスクランブル符号とされる。
なる他の函数の「０」または「１」のスクランブル符号
す、ビットで構成されている。さらＫその次に送信され
るモード符号３はＣ，ビットで構成され、もう一つの函
数の「０」または「１」のスクランブル符号とされる。
被試験端末では、第１図（ト）Ｋ示すように受信された
信号からループ構成符号ｌ、アドレス符号２およびモー
ド符号３の中のそれぞれ連続して正しく検出したビット
数がＣ３、ｂ、およびＣ３であり、これらがそれぞれａ
、ビット、ｂ２ビットおよびＣ，ビットと同一またはそ
れ以上であれば、その被試験端末はループを構成する。
信号からループ構成符号ｌ、アドレス符号２およびモー
ド符号３の中のそれぞれ連続して正しく検出したビット
数がＣ３、ｂ、およびＣ３であり、これらがそれぞれａ
、ビット、ｂ２ビットおよびＣ，ビットと同一またはそ
れ以上であれば、その被試験端末はループを構成する。
但しａ、≧＆２≧２、ｂ、≧ｂ２≧２、Ｃ１≧０２≧２
とする。
とする。
このような従来方式により、ループ構成符号、アドレス
符号、モード符号を作成する場合には。
符号、モード符号を作成する場合には。
ｎ段のシフトレジスタを有するスクランブラを使用した
場合には、モード符号の種類がｄｌＩあると裏ない、し
たがって、その系に必要なアドレス信号の数がこれ以上
必要になる場合には対処できなくなる欠点がある。例え
ば既設の装置があり通信を行う支店が増設された場合な
どに、アドレス信号の数が不足するような場合には、シ
ステム全体に影響する変更を要′することＫなるなど、
きわめて不経済になる。
場合には、モード符号の種類がｄｌＩあると裏ない、し
たがって、その系に必要なアドレス信号の数がこれ以上
必要になる場合には対処できなくなる欠点がある。例え
ば既設の装置があり通信を行う支店が増設された場合な
どに、アドレス信号の数が不足するような場合には、シ
ステム全体に影響する変更を要′することＫなるなど、
きわめて不経済になる。
本発明は上述の欠点を除去するもので、さらに多数のア
ドレス信号を発生できるアドレス信号発生回路を提供す
ることを目的とする。
ドレス信号を発生できるアドレス信号発生回路を提供す
ることを目的とする。
本発明はｍ段（ｍは３以上の整数）のシフトレジスタか
らなるスクランブラを備え、このシフトレジスタの有効
段数をｎ段（ｎはｍよシ小さい整数）Ｋ減らす手段を備
え、さらに、ｎ段に減少させたシフトレジスタの指定さ
れる段の出力とこのｎ段に減少させたシフトレジスタの
出力との排他的論理和をとることＫより、生成する多項
式の数を増加させることを特徴とする。
らなるスクランブラを備え、このシフトレジスタの有効
段数をｎ段（ｎはｍよシ小さい整数）Ｋ減らす手段を備
え、さらに、ｎ段に減少させたシフトレジスタの指定さ
れる段の出力とこのｎ段に減少させたシフトレジスタの
出力との排他的論理和をとることＫより、生成する多項
式の数を増加させることを特徴とする。
次に実施例図面を参照して本発明をさらに詳しく説明す
る。
る。
第２図および第３図は本発明実施例装置の回路構成図で
ある。第２５Ａでタイマ回路５社制御回路６にタイミン
グ信号を送る。制御回路６は、ループ構成符”号、アド
レス符号、モード符号などの送信符号のビット数−を決
定し、段数決定用の制御信号７□〜７ｒａ−、を送出す
る。またこの制御回路６はフィードバック段数決定用の
制御信号８．〜８．−４を送出する。さらに制御回路６
は、クリア信号９およびクロック信号１０を送出する。
ある。第２５Ａでタイマ回路５社制御回路６にタイミン
グ信号を送る。制御回路６は、ループ構成符”号、アド
レス符号、モード符号などの送信符号のビット数−を決
定し、段数決定用の制御信号７□〜７ｒａ−、を送出す
る。またこの制御回路６はフィードバック段数決定用の
制御信号８．〜８．−４を送出する。さらに制御回路６
は、クリア信号９およびクロック信号１０を送出する。
この制御信号７２〜７ｍ−１および８．〜８ｍ−ｔ ？
’１第３図の右端の信号線７２〜７ｍ−、および８．〜
８ｍ−１に襖絵される。
’１第３図の右端の信号線７２〜７ｍ−、および８．〜
８ｍ−１に襖絵される。
第５図に示す回路は、段数決定回路１１と、ゲート回路
群１２と、スクランブラを構成するシフトレジスタ１３
と、フィードバック段数決定回路１４と、ゲート回路群
１５と、排他的論理和−回路群１６とを含む。段数決定
回路１１は、セレクタ１１．〜Ｕ、−，を備え、ゲート
回路群１２の各ゲート１２２〜１２１１１−．を介して
、上記制御回路６から送られる段数決定の制御信号７ｍ
−１〜７□により制御される。これＬ１シフトレジスタ
１３０段数を実効的に制限する回路で、その制御された
シフトレジスタ１３の素子１３２〜１３！Ｅｌ−、から
出力が取出され、その内容はセレクタ１１２の端子Ｙか
ら取出されて、排他的論理和回路群１６に与えられる。
群１２と、スクランブラを構成するシフトレジスタ１３
と、フィードバック段数決定回路１４と、ゲート回路群
１５と、排他的論理和−回路群１６とを含む。段数決定
回路１１は、セレクタ１１．〜Ｕ、−，を備え、ゲート
回路群１２の各ゲート１２２〜１２１１１−．を介して
、上記制御回路６から送られる段数決定の制御信号７ｍ
−１〜７□により制御される。これＬ１シフトレジスタ
１３０段数を実効的に制限する回路で、その制御された
シフトレジスタ１３の素子１３２〜１３！Ｅｌ−、から
出力が取出され、その内容はセレクタ１１２の端子Ｙか
ら取出されて、排他的論理和回路群１６に与えられる。
また、制御回路６から送られるフィードバック段数決定
用の制御信号８．〜８ｍ−１が、ゲート回路１５を介し
て、フィードバック段数決定回路１４に与えられる。こ
の制御信号８１〜８ニー、で指定されたシフトレジスタ
の途中段の出力信号は、ゲート回路を介して、排他的論
理和回路群１６に与えられ、前納段数決定回路１１から
の入力とともに１排他的論理和回路１９２〜１９Ｉｎ−
、Ｋ与えられる。
用の制御信号８．〜８ｍ−１が、ゲート回路１５を介し
て、フィードバック段数決定回路１４に与えられる。こ
の制御信号８１〜８ニー、で指定されたシフトレジスタ
の途中段の出力信号は、ゲート回路を介して、排他的論
理和回路群１６に与えられ、前納段数決定回路１１から
の入力とともに１排他的論理和回路１９２〜１９Ｉｎ−
、Ｋ与えられる。
この出力はさらに排他的論理和回路１８２を通り、入力
信号２１とともに、排他的論理和回路ｎに与えられる。
信号２１とともに、排他的論理和回路ｎに与えられる。
この回路ｎの出力が、出力信号Ｕであり、また分岐され
てスクランブラ１３０入力に与えられる。
てスクランブラ１３０入力に与えられる。
第３図の構成において制御信号７ｍ−１〜７２が全て「
０」のときには、スクランブラ１３のシフトレジスタが
３段になるので、その生成多項式は１−）Ｘ＋！” となり、全て「１」のときは同じくｍ段になるので １＋ｘ１１＋・−＋ ｚｉ Ｊ！ ＋１ ｍと々る５ｍ
１ｉシフトレジスタの段数、１１．・・・、１はフィー
ドバックの段数である。また−御信号７ｍ−４〜７ｍ＋
ｊが「１」で制御信号７ｍ＋ｊ＋１〜７２ カ「０」で
さらに８１１・・・ｓｉｚが「０」のとｔｌは、生成多
項式は １ ＋ ｚｉ １＋・・・＋ｚＬｊ＋ｘ ｊただし１１
・・・ｌ＜ｊ＜ｍ となる。通常入力端子２１は「１」または「ｏ」が入力
されるため第３図で作られる信号の種類は全部で となり、これからモード符号の数およびループ構成の数
を除□いたものがアドレス信号として使用することがで
きる。例えばシフトレジスタの段数臘を５とすると、段
数は５．４．３および２段の計４種類変化でき、フィー
ドバック段数は５段に対して１５種類、４段に対して７
種類、３段に対して３種類、２段に対して１種類それぞ
れ変化できる。
０」のときには、スクランブラ１３のシフトレジスタが
３段になるので、その生成多項式は１−）Ｘ＋！” となり、全て「１」のときは同じくｍ段になるので １＋ｘ１１＋・−＋ ｚｉ Ｊ！ ＋１ ｍと々る５ｍ
１ｉシフトレジスタの段数、１１．・・・、１はフィー
ドバックの段数である。また−御信号７ｍ−４〜７ｍ＋
ｊが「１」で制御信号７ｍ＋ｊ＋１〜７２ カ「０」で
さらに８１１・・・ｓｉｚが「０」のとｔｌは、生成多
項式は １ ＋ ｚｉ １＋・・・＋ｚＬｊ＋ｘ ｊただし１１
・・・ｌ＜ｊ＜ｍ となる。通常入力端子２１は「１」または「ｏ」が入力
されるため第３図で作られる信号の種類は全部で となり、これからモード符号の数およびループ構成の数
を除□いたものがアドレス信号として使用することがで
きる。例えばシフトレジスタの段数臘を５とすると、段
数は５．４．３および２段の計４種類変化でき、フィー
ドバック段数は５段に対して１５種類、４段に対して７
種類、３段に対して３種類、２段に対して１種類それぞ
れ変化できる。
このため発生符号の種類は
１５＋７−＋５＋１＝２６
と井り、非常に多くの信号を作ることができる。
以上述べたように、本発明によれＦｆ−理回路で構成さ
れるスンランプル回路を追加することにより、符号の組
合せ数が大きくとれ、アドレスが増加したときに１シス
テム全体に影響することなくアドレス符号の数を増加さ
せることができる。
れるスンランプル回路を追加することにより、符号の組
合せ数が大きくとれ、アドレスが増加したときに１シス
テム全体に影響することなくアドレス符号の数を増加さ
せることができる。
第１図はこの発明の取扱う信号の一例を示すタイムチャ
ート。 第２図および第３−は本発明の一実施例を示す回路図。 特許出願人 日本電気株式会社 代理人 弁理士 井 出 直 孝 丁 Ｍ １ 口 ＝−−−一−−：＝コー 二一一一一一一二二＝しｍ− ７２−−−７ｍ−＋ ８１−−−−８ｍ−＋ ９
１０晃 ２ 図
ート。 第２図および第３−は本発明の一実施例を示す回路図。 特許出願人 日本電気株式会社 代理人 弁理士 井 出 直 孝 丁 Ｍ １ 口 ＝−−−一−−：＝コー 二一一一一一一二二＝しｍ− ７２−−−７ｍ−＋ ８１−−−−８ｍ−＋ ９
１０晃 ２ 図
Claims (1)
- （１）ｍ段のシフトレジスタを含むスクランブラと、こ
のシフトレジスタの有効段をｎ段（ｎは２以上であって
ｍより小さい整数）Ｋ減少させるように制御する段数決
定回路と、前記ｎ段に減少させた前記シフトレジスタの
出力信号とフィードバック段数決定用の制御信号により
指定される上記シフトレジスタの途中段の出力信号との
排他的論理和をとる回路と、この回路の出力と入力信号
の排他的論理和をとり出力信号とするとともにこの出力
信号を前記スクランブラの入力信号とする回路とを備え
た信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56157913A JPS5859650A (ja) | 1981-10-02 | 1981-10-02 | 信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56157913A JPS5859650A (ja) | 1981-10-02 | 1981-10-02 | 信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5859650A true JPS5859650A (ja) | 1983-04-08 |
Family
ID=15660185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56157913A Pending JPS5859650A (ja) | 1981-10-02 | 1981-10-02 | 信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5859650A (ja) |
-
1981
- 1981-10-02 JP JP56157913A patent/JPS5859650A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4312068A (en) | Parallel generation of serial cyclic redundancy check | |
| US3910322A (en) | Test set controlled by a remotely positioned digital computer | |
| JP2732189B2 (ja) | 通信信号を符号化する方法および装置 | |
| JPH04216230A (ja) | データ流れにおけるフレームアラインメントワードの検出方法及び装置 | |
| JP2000266815A (ja) | 自己診断機能付き電子システム及び電子システムのシミュレーション装置 | |
| JPH0651028A (ja) | テスト・パターン発生装置 | |
| CN116610289B (zh) | 伪随机二进制序列生成装置、方法、检测装置和存储介质 | |
| US5724370A (en) | CRC generation and detection method | |
| US5912909A (en) | Method and apparatus for efficient implementation of checksum calculations | |
| JPS5859650A (ja) | 信号発生回路 | |
| CA1109160A (en) | Verifying circuit operation | |
| US7024618B2 (en) | Transmission error checking in result forwarding | |
| JPS5859649A (ja) | 信号発生回路 | |
| KR20020033227A (ko) | 데이터 통신을 위한 병렬 중복순환 검사회로 | |
| JPH0263235A (ja) | スクランブル化符号のデータ伝送方式 | |
| JPS5840953A (ja) | 信号検出回路 | |
| JPS59201149A (ja) | パリテイ処理方式 | |
| JPS5842341A (ja) | 信号検出回路 | |
| JP2725706B2 (ja) | 装置内監視システム | |
| JP2826402B2 (ja) | ベクトル演算装置のデバグ回路 | |
| SU696510A1 (ru) | Генератор псевдослучайных кодов | |
| JPH034623A (ja) | 直列データ伝送システム | |
| JP2978900B1 (ja) | 擬似障害発生方法および擬似障害発生方式 | |
| JPS6338348A (ja) | 模擬伝送路 | |
| JPH0728211B2 (ja) | 擬似発生パターンチエツク装置 |