CN116610289B - 伪随机二进制序列生成装置、方法、检测装置和存储介质 - Google Patents

Abstract

本申请公开了一种伪随机二进制序列生成装置、方法、检测装置和存储介质，该生成装置包括生成器以及第一选择器；生成器包含多个输出端，每个输出端用于输出生成器生成的不同位宽的伪随机二进制序列，多个输出端输出的伪随机二进制序列所对应的阶数不同；第一选择器，用于根据接收到的控制指令确定待生成的伪随机二进制序列所对应的目标阶数，从多个输出端中选择与目标阶数对应的目标输出端，通过目标输出端接收生成器生成的与目标阶数相匹配的伪随机二进制序列，并输出与目标阶数相匹配的伪随机二进制序列。本申请通过生成器包含的多个输出端将多种不同阶数的伪随机二进制序列集成到一起，极大丰富了对序列种类的需求。

Description

伪随机二进制序列生成装置、方法、检测装置和存储介质

技术领域

本申请涉及计算机技术领域，尤其涉及一种伪随机二进制序列生成装置、方法、检测装置和存储介质。

背景技术

PRBS（Pseudo-RandomBinarySequence，伪随机二进制序列）是一种信号形式，具有伪随机性，可以应用于通信系统的链路测试等场景。在通信系统的链路测试过程中，由于真实线网环境中传输的数据具有随机性，因此，可以采用发送伪随机二进制序列码流的方式来模拟真实线网环境中数据的传输，从而实现对链路的测试，例如，在高速信号的链路测试过程中，通过链路传输PRBS码流，以对链路进行测试。

PRBS码流通常由PRBS码流发生器产生，而传统的PRBS码流发生器的端口数量较多，占用面积较大，集成度较低，提升了PRBS码流发生器的成本。

发明内容

为解决上述技术问题，本申请的实施例提供了一种伪随机二进制序列生成装置及方法、检测装置、电子设备、计算机可读存储介质、计算机程序产品。

根据本申请实施例的一个方面，提供了一种伪随机二进制序列生成装置，包括生成器以及第一选择器；所述生成器包含多个输出端，每个输出端用于输出所述生成器生成的不同位宽的伪随机二进制序列，所述多个输出端输出的伪随机二进制序列所对应的阶数不同；所述第一选择器，用于根据接收到的控制指令确定待生成的伪随机二进制序列所对应的目标阶数，从所述多个输出端中选择与所述目标阶数对应的目标输出端，通过所述目标输出端接收所述生成器生成的与所述目标阶数相匹配的伪随机二进制序列，并输出与所述目标阶数相匹配的伪随机二进制序列。

在另一示例性实施例中，所述装置还包括第二选择器以及缓存器，所述第一选择器的输出端分别与所述缓存器的输入端和所述第二选择器的第一输入端连接，所述缓存器的输出端与所述第二选择器的第二输入端连接；所述缓存器，用于缓存所述第一选择器输出的伪随机二进制序列，并将缓存的伪随机二进制序列输出至所述第二选择器的第二输入端；所述第二选择器，用于根据所述控制指令输出从所述第一输入端或第二输入端接收到的伪随机二进制序列。

在另一示例性实施例中，所述第二选择器，用于根据所述控制指令确定目标传输速率，并判断所述第一选择器输出伪随机二进制序列的速率是否大于所述目标传输速率，若是，则在所述缓存器中缓存所述第一选择器输出的伪随机二进制序列后，通过所述第一输入端接收所述缓存器缓存的伪随机二进制序列；若否，则通过所述第二输入端接收所述第一选择器输出的伪随机二进制序列。

在另一示例性实施例中，所述生成器，用于根据所述控制指令从所述目标阶数对应的多种位宽中选择目标位宽，生成阶数与所述目标阶数相匹配的、且位宽与所述目标位宽相匹配的伪随机二进制序列，并将生成的伪随机二进制序列通过所述目标输出端输入至所述第一选择器。

在另一示例性实施例中，所述目标阶数的种类为多种；所述第一选择器用于将多种目标阶数分别对应的伪随机二进制序列并行输入至待检测串行通信模块，以使所述待检测串行通信模块对所述多种目标阶数分别对应的伪随机二进制序列进行串行化编码，得到包含多种目标阶数分别对应的伪随机二进制序列的串行信号，并对所述串行信号进行解码，将解码得到的所述多种目标阶数分别对应的伪随机二进制序列并行传输至伪随机二进制序列检测装置进行检测。

根据本申请实施例的一个方面，提供了一种伪随机二进制序列生成装置，包括检测器以及第三选择器：所述检测器包含多个输入端，每个输入端用于将不同位宽的伪随机二进制序列输入至所述检测器，所述多个输入端输入的伪随机二进制序列所对应的阶数不同；所述第三选择器，用于接收控制指令以及不同阶数的伪随机二进制序列，并根据所述控制指令确定接收到的伪随机二进制序列所对应的目标阶数，从所述多个输入端中选择所述目标阶数对应的目标输入端，并通过所述目标输入端将与所述目标阶数相匹配的伪随机二进制序列输入至所述检测器进行检测。

在另一示例性实施例中，所述装置还包括第四选择器和拼接器，所述第四选择器的输出端分别与所述拼接器的输入端和所述第三选择器的第一输入端连接，所述拼接器的输出端与所述第三选择器的第二输入端连接；所述第四选择器，用于接收不同阶数的伪随机二进制序列；所述拼接器，用于根据所述控制指令确定需要拼接的伪随机二进制序列，并将所述需要拼接的伪随机二进制序列进行拼接处理后输出至所述第三选择器。

根据本申请实施例的一个方面，一种伪随机二进制序列生成方法，应用于包含生成器的伪随机二进制序列生成装置，所述生成器包含多个输出端，每个输出端用于输出所述生成器生成的不同位宽的伪随机二进制序列，所述多个输出端输出的伪随机二进制序列所对应的阶数不同；所述方法包括：

接收控制指令，并根据所述控制指令获取待生成的伪随机二进制序列所对应的目标阶数；从所述多个输出端中选择与所述目标阶数对应的目标输出端；

控制所述生成器生成与所述目标阶数相匹配的伪随机二进制序列，并通过所述目标输出端输出与所述目标阶数相匹配的伪随机二进制序列。

根据本申请实施例的一个方面，一种伪随机二进制序列生成方法，应用于包含检测器的伪随机二进制序列检测装置，所述检测器包含多个输入端，每个输入端用于将不同位宽的伪随机二进制序列输入至所述检测器，所述多个输入端输入的伪随机二进制序列所对应的阶数不同；所述方法包括：

接收控制指令，并根据所述控制指令确定待检测的伪随机二进制序列所对应的目标阶数；从所述多个输入端中选择与所述目标阶数对应的目标输入端；通过所述目标输入端接收与所述目标阶数相匹配的伪随机二进制序列，以在检测器进行检测。

根据本申请实施例的一个方面，一种电子设备，包括：一个或多个处理器；存储装置，用于存储一个或多个程序，当所述一个或多个程序被所述一个或多个处理器执行时，使得所述电子设备如前实现所述的伪随机二进制序列生成方法。

根据本申请实施例的一个方面，一种计算机可读存储介质，其上存储有计算机可读指令，当所述计算机可读指令被计算机的处理器执行时，使计算机执行如上所述的伪随机二进制序列生成方法。

根据本申请实施例的一个方面，提供了一种计算机程序产品或计算机程序，该计算机程序产品或计算机程序包括计算机指令，该计算机指令存储在计算机可读存储介质中。计算机设备的处理器从计算机可读存储介质读取该计算机指令，处理器执行该计算机指令，使得该计算机设备执行上述各种可选实施例中提供的伪随机二进制序列生成方法。

在本申请的实施例所提供的技术方案中，伪随机二进制序列生成装置中的生成器包含多个输出端，每个输出端输出不同位宽的伪随机二进制序列，每个输出端输出的伪随机二进制序列所对应的阶数不同，也就是说，伪随机二进制序列生成装置能够生成多种阶数的伪随机二进制序列，每个输出端被设计为输出同一阶数的不同位宽的伪随机二进制序列，不仅降低了生成器的输出端的数量，提升了伪随机二进制序列生成装置的集成度，降低了占用面积和成本，并且，基于伪随机二进制序列生成装置生成的多种阶数的伪随机二进制序列进行链路测试，可以提升测试全面性，进而提升测试准确度；进一步地，伪随机二进制序列生成装置中还包含选择器，通过该选择器能够控制随机二进制序列生成装置输出的伪随机二进制序列的阶数，满足了对不同阶数的伪随机二进制序列的需求，提升了链路测试的多样性和灵活性。

生成器按照伪随机二进制序列的阶数设计有多个输出端，即多个输出端输出的伪随机二进制序列所对应的阶数不同，并且每个输出端用于输出生成器生成的不同位宽的伪随机二进制序列。以使在进行链路检测时，通过第一选择器根据接收到的控制指令确定待生成的伪随机二进制序列所对应的目标阶数，并确定出与目标阶数对应的目标输出端，确定后打开多个输出端中的目标输出端即可，通过导通的目标输出端接收生成器生成的与目标阶数相匹配的伪随机二进制序列，并输出与目标阶数相匹配的伪随机二进制序列。这样，实施链路检测时能够通过本申请提供的伪随机二进制序列生成装置将多种不同阶数的PRBS序列集成到一起，极大丰富了检测对不同PRBS序列的需求，使得检测结果更加准确，并且简化了输出端的电路结构，优化了硬件设计。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本申请。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术者来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本申请涉及的一种实施环境的示意图。

图2是本申请的一示例性实施例示出的伪随机二进制序列生成装置的示意图。

图3是本申请的一示例性实施例示出的生成器和多个输出端的示意图。

图4是传统的伪随机二进制序列生成器和对应的输出端的示意图。

图5（a）是PRBS7的PRBS序列对应的PRBS码型发生器的示意图。

图5（b）是PRBS11的PRBS序列对应的PRBS码型发生器的示意图。

图5（c）是PRBS31的PRBS序列对应的PRBS码型发生器的示意图。

图6是本申请的一示例性实施例示出的实现7阶码型生成模块的硬件代码的示意图。

图7是传统的实现7阶码型生成模块的硬件代码的示意图。

图8是本申请的一示例性实施例示出的包括第二选择器以及缓存器的伪随机二进制序列生成装置的示意图。

图9是本申请的一示例性实施例示出的伪随机二进制序列检测装置的示意图。

图10是传统的伪随机二进制序列检测器和对应的输入端的示意图。

图11是实现传统的检测器接收伪随机二进制序列的硬件代码的示意图。

图12是本申请的一示例性实施例示出的检测器和多个输入端的示意图。

图13是本申请的一示例性实施例示出的伪随机二进制序列检测装置通过检测器和多个输入端接收伪随机二进制序列的硬件代码的示意图。

图14是本申请的一示例性实施例示出的包括第四选择器以及拼接器的伪随机二进制序列检测装置的示意图。

图15是在本申请一个示例性实施例中，包括伪随机二进制序列生成装置和伪随机二进制序列检测装置的伪随机二进制序列系统的示意图。

图16是应用于包含生成器的伪随机二进制序列生成装置的伪随机二进制序列生成方法在一个示例性实施例中的流程图。

图17是应用于包含检测器的伪随机二进制序列检测装置的伪随机二进制序列生成方法在一个示例性实施例中的流程图。

图18是适于用来实现本申请实施例的电子设备的计算机系统的结构示意图。

具体实施方式

这里将详细地对示例性实施例执行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。

附图中所示的方框图仅仅是功能实体，不一定必须与物理上独立的实体相对应。即，可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。

附图中所示的流程图仅是示例性说明，不是必须包括所有的内容和操作/步骤，也不是必须按所描述的顺序执行。例如，有的操作/步骤还可以分解，而有的操作/步骤可以合并或部分合并，因此实际执行的顺序有可能根据实际情况改变。

在本申请中提及的“多个”是指两个或者两个以上。“和/或”描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。字符“/”一般表示前后关联对象是一种“或”的关系。

相关技术中，对于传统的高速信号的链路测试，由于真实线网环境中传输的数据具有随机性，因此，主要运用PRBS产生的码流来模拟真实的线网环境，将传输至模拟的线网环境的输入信号和模拟真实的线网环境后返回的信号进行误码测试，通过误码测试完成链路测试。在通信系统中，误码测试的功能和指标都是其中重要的指标之一，PRBS码流的阶数越高，其包含的PRBS码型就越丰富，测试的结果越精确。

传统PRBS码型发生器的输出端口针对每种码型分别定义有三个，用于传输不同比特位宽的数据，如8/16/32比特位宽的数据，在需要其他不同比特位宽的数据时，那么就需要不断添加相应比特位宽的输出端口。从SoC（SystemonChip，系统级芯片，也有称片上系统）上分析，芯片的集成电路会包含完整系统并有嵌入软件的全部内容，不断添加的输出端口，会给集成带来很多不必要的工作量。并且将针对每个PRBS码型的端口集成到一起后，PRBS码型发生器的输出端口会大幅度增加，输出端口过于多会给芯片功能设计带来困难，也会使硬件面积相应的增加。

为了解决如上问题，本申请的实施例提出了一种伪随机二进制序列生成方法及装置、电子设备、计算机可读存储介质主要涉及计算机技术中包括的伪随机二进制序列的生成技术，以下将对这些实施例进行详细说明。

首先请参阅图1，图1是本申请涉及的一种实施环境的示意图。该实施环境包括PCS（物理编码子层）101和PMA（物理媒介适配层）102，PCS101和PMA102之间通过有线或者无线网络进行通信。

PCS101包括有伪随机二进制序列生成装置和伪随机二进制序列检测装置，PCS101通过伪随机二进制序列生成装置生成伪随机二进制序列，并将生成的伪随机二进制序列通过多个输出端传输至PMA102，每个输出端用于输出生成器生成的不同位宽的伪随机二进制序列，多个输出端输出的伪随机二进制序列所对应的阶数不同。伪随机二进制序列检测装置接收PMA102通过模拟的真实的线网环境对伪随机二进制序列进行处理后的伪随机二进制序列，通过伪随机二进制序列检测装置包括的检测器进行检测，以完成链路检测。相比于现有技术的生成用于链路检测的伪随机二进制序列方案，本实施环境所提供的伪随机二进制序列生成方法能够通过伪随机二进制序列生成装置的多个输出端确保可以生成的PRBS码型的多样性，并避免了端口的数量过多而对硬件面积设计造成影响，这样通过丰富的码型保证了高速信号的链路测试的精确性的同时节约了芯片的成本。

图2是本申请的一示例性实施例示出的伪随机二进制序列生成装置的示意图。如图2所示，在一示例性实施例中，该伪随机二进制序列生成装置200包括生成器201以及第一选择器202，详细介绍如下：

生成器201包含多个输出端，每个输出端用于输出生成器201生成的不同位宽的伪随机二进制序列，多个输出端输出的伪随机二进制序列所对应的阶数不同。

第一选择器202，用于根据接收到的链路检测对应的控制指令确定待生成的伪随机二进制序列所对应的目标阶数，从多个输出端中选择与目标阶数对应的目标输出端，通过目标输出端接收生成器201生成的与目标阶数相匹配的伪随机二进制序列，并输出与目标阶数相匹配的伪随机二进制序列。

在伪随机二进制序列生成装置200接收到链路检测对应的控制指令后，根据接收到的控制指令确定待生成的伪随机二进制序列所对应的目标阶数，从多个输出端中选择与目标阶数对应的目标输出端。而生成器201包含的多个输出端中，每个输出端可以输出生成器201生成的不同位宽的伪随机二进制序列，并且每个输出端输出的伪随机二进制序列所对应的阶数与其他输出端是不同的。

即生成器201的输出端按照生成器201可以生成的伪随机二进制序列的阶数设定，每种阶数对应一个输出端，每个输出端可以传输同一阶数但不同比特位宽的序列数据。如图3所示，图3是本申请的一示例性实施例示出的生成器和多个输出端的示意图。

图3所示的示例性实施例中，生成器按照伪随机二进制序列的常用阶数7/9/11/15/16/23/31分别设定有七个输出端，且生成器中包括与各个输出端对应的生成模块prds7_gen、prds9_gen、prds11_gen、prds15_gen、prds16_gen、prds23_gen和prds31_gen，生成器接收到链路检测对应的控制指令后，确定待生成的伪随机二进制序列所对应的目标阶数，基于目标阶数使得相应的生成模块生成伪随机二进制序列，并通过伪随机二进制序列生成装置包括的第一选择器选择出的与目标阶数对应的目标输出端将生成的伪随机二进制序列传输至第一选择器后从伪随机二进制序列生成装置输出。另外，如图3所示，生成器包含的多个输出端中还可以设定有拓展输出端，用于在技术需要时，作为除常用阶数7/9/11/15/16/23/3之外的其他阶数的伪随机二进制序列的输出端，拓展输出端与生成器中对应的生成模块prds_gen相连。

这样，本实施例提供的伪随机二进制序列生成装置，能够通过生成器包含的多个输出端，生成并传输任意比特位宽以及阶数的伪随机二进制序列。而传统的伪随机二进制序列生成器的输出端，请参阅图4，图4是传统的伪随机二进制序列生成器和对应的输出端的示意图，如图4所示，输出端按照数据比特位宽设定，即若生成器可以生成七种阶数的伪随机二进制序列，并且数据比特位宽包括8bits、16bits和32bits，那么生成器包含的输出端总共有21个（图中只示出了阶数为7的伪随机二进制序列的输出端），这样不仅端口众多，还限制了数据比特位宽的传输，只能传输端口允许的位宽，而增加不同比特的位宽的数据校验会大大增加代码生成的逻辑门数目，提高硬件设计成本。

本申请提供的一示例性实施例中，伪随机二进制序列生成装置的生成器还用于根据控制指令从目标阶数对应的多种位宽中选择目标位宽，生成阶数与目标阶数相匹配的、且位宽与目标位宽相匹配的伪随机二进制序列，并将生成的伪随机二进制序列通过目标输出端输入至第一选择器。

生成器中包含多个码型生成模块，每个码型生成模块对应一个输出端，用于输出该码型生成模块生成的一种阶数对应的不同位宽的伪随机二进制序列，不同码型生成模块生成的伪随机二进制序列的阶数不同。

码型生成模块可以通过电路来实现，PRBS码型发生器的主要架构由两部分组成，移位寄存器和异或运算器（XOR），请参阅图5（a）、5（b）和5（c），图5（a）是PRBS7的PRBS序列对应的PRBS码型发生器的示意图，移位寄存器在1个bit（比特，二进制的一位，系信息技术最基本的存储单元）发送后，把下一个bit推向前准备发送，异或运算器进行异或运算，检测到接收到不一样时输出“1”，两个一样就输出“0”，因此有“1”和“1”是0，“0”和“0”是0,“1”和“0”是1，如图5（a）所示，PRBS7对应的PRBS码型发生器中，进行异或运算的是第六位和第七位，因此PRBS7的PRBS序列产生的发生函数为1+X⁶+X⁷。图5（b）是PRBS11的PRBS序列对应的PRBS码型发生器的示意图，图5（c）是PRBS31的PRBS序列对应的PRBS码型发生器的示意图，同理可得，PRBS11的PRBS序列产生的发生函数为1+X⁹+X¹¹，PRBS31的PRBS序列产生的发生函数为1+X²⁹+X³¹，PRBS序列的分类以及对应码型生成的发生函数如表1所示：

PRBS码的周期长度与其阶数有关，常用的阶数有7/9/11/15/16/23/31，即PRBS7、PRBS9、PRBS11、PRBS15、PRBS16、PRBS23、PRBS31。如下述表2所示的常用阶数码流参数统计表，阶数不同则其每个周期序列长度也不同，且在每个周期内“0”和“1”是随机分布的，对于N阶PRBS码，每个周期的序列长度为2N-1，在每个周期内，“0”和“1”是随机分布的，并且“0”和“1”的个数相等，连“1”的最大数目为n，连“0”的最大数目为n-1（反转后就是n-1个连“1”和n个连“0”）。常用阶数码流参数统计表如表2所示：

码型生成模块还可以通过硬件代码来实现，本实施例提供的伪随机二进制序列生成装置中每个输出端的数据位宽可以设计为预设位宽，使得每个输出端能够输出任意所对应的位宽小于预设位宽的伪随机二进制序列，例如生成器可以生成伪随机二进制序列的比特位宽为8、16和32，那么预设位宽可以设定为40bits，从而根据控制指令从目标阶数对应的8、16和32中选择目标位宽，生成阶数与目标阶数相匹配的、且位宽与目标位宽相匹配的伪随机二进制序列，并将生成的伪随机二进制序列通过目标输出端输入至第一选择器。如图6所示，图6是本申请的一示例性实施例示出的实现7阶码型生成模块的硬件代码的示意图，其包含一个配置为40bits位宽的输出端（即，outputwire [40:1] o_prbs7），将生成的不同位宽的7阶伪随机二进制序列都通过这个输出端传输，即本实施例中7阶码型生成模块的同一输出端能够传输不同位宽的7阶伪随机二进制序列。

而传统的实现7阶码型生成模块的硬件代码如图7所示，图7是传统的实现7阶码型生成模块的硬件代码的示意图，包含3个输出端outputwire [40:1] o_prbs7_8、outputwire [40:1]o_prbs7_16、outputwire [40:1] o_prbs7_32，用于分别输出8bits位宽、16bits位宽和32bits位宽的7阶伪随机二进制序列。因此，相较于传统的码型生成模块，本申请提供的码型生成模块能够利用一个输出端发送同一阶数的不同比特位宽的数据，从而降低输出端的数量。

本申请提供的另一示例性实施例中，伪随机二进制序列生成装置还包括第二选择器以及缓存器，请参阅图8，图8是本申请的一示例性实施例示出的包括第二选择器以及缓存器的伪随机二进制序列生成装置的示意图。如图8所示，伪随机二进制序列生成装置800中，第一选择器830的输出端分别与缓存器820的输入端和第二选择器810的第一输入端811连接，缓存器820的输出端与第二选择器810的第二输入端812连接。

缓存器820用于缓存第一选择器830输出的伪随机二进制序列，并将缓存的伪随机二进制序列输出至第二选择器810的第二输入端812。第二选择器810用于根据控制指令输出从第一输入端811或第二输入端812接收到的伪随机二进制序列。若第二选择器810用于根据控制指令输出从第二输入端812接收到的伪随机二进制序列，则说明第一选择器830从生成器840传输的伪随机二进制序列达到了需要缓存的要求；若第二选择器810用于根据控制指令输出从第一输入端811接收到的伪随机二进制序列，则说明第一选择器830从生成器840传输的伪随机二进制序列没有达到需要缓存的要求。

第二选择器810根据控制指令确定通过第一输入端811接收伪随机二进制序列或通过第二输入端812接收伪随机二进制序列。一示例性实施例中，将伪随机二进制序列的速率大于目标传输速率作为缓存要求，第二选择器810用于根据控制指令确定目标传输速率，并判断第一选择器830输出伪随机二进制序列的速率是否大于目标传输速率，若是，则在缓存器820中缓存第一选择器830输出的伪随机二进制序列后，通过第一输入端811接收缓存器820缓存的伪随机二进制序列；若否，则通过第二输入端812接收第一选择器830输出的伪随机二进制序列。缓存要求还可以是生成器生成的伪随机二进制序列的数据量大于预设阈值，便需要缓存器件其进行缓存后，第二选择器从缓存器中适量获取以进行链路检测。

在本申请提供的伪随机二进制序列生成装置所应用于的每次的链路测试当中，通过控制指令确定的待生成的伪随机二进制序列所对应的目标阶数种类为多种，这样能够生成不同阶数的伪随机二进制序列并将其集合到一起进行传输，极大程度上丰富了链路测试对伪随机二进制序列的多样性的需求。为了完成关链路检测，第一选择器用于将多种目标阶数分别对应的伪随机二进制序列并行输入至待检测串行通信模块，以使待检测串行通信模块对多种目标阶数分别对应的伪随机二进制序列进行串行化编码，得到包含多种目标阶数分别对应的伪随机二进制序列的串行信号，并对串行信号进行解码，将解码得到的多种目标阶数分别对应的伪随机二进制序列并行传输至伪随机二进制序列检测装置进行检测。伪随机二进制序列检测装置将从待检测串行通信模块返回的伪随机二进制序列与伪随机二进制序列生成装置生成的伪随机二进制序列之间进行误码测试，得到的误码测试结果表征链路检测结果。

请参阅图9，图9是本申请的一示例性实施例示出的伪随机二进制序列检测装置的示意图。如图9所示，在一示例性实施例中，该伪随机二进制序列检测装置900包括检测器901以及第三选择器902。

检测器901包含多个输入端，每个输入端用于将不同位宽的伪随机二进制序列输入至检测器901，多个输入端输入的伪随机二进制序列所对应的阶数不同。检测器901包含的多个输入端与生成器包含的多个输出端一一对应，接收生成器传输至待检测串行通信模块后返回的伪随机二进制序列。

第三选择器902，用于接收控制指令以及不同阶数的伪随机二进制序列，并根据控制指令确定接收到的伪随机二进制序列所对应的目标阶数，从多个输入端中选择目标阶数对应的目标输入端，并通过目标输入端将与目标阶数相匹配的伪随机二进制序列输入至检测器901进行检测。即检测器901的输入端与生成器包含的多个输出端一一对应，同样每种阶数对应一个输入端，每个输出端可以传输同一阶数但不同比特位宽的序列数据。

由上可知，上述实施例通过提供的伪随机二进制序列检测装置，能够通过检测器包含的多个输入端，接收任意比特位宽以及阶数的伪随机二进制序列，实现链路检测时伪随机二进制序列的多样性，进而提升检测结果的准确性。

而传统的伪随机二进制序列检测器的输入端，请参阅图10，图10是传统的伪随机二进制序列检测器和对应的输入端的示意图，如图10所示，输入端在数据流向的方向首先按照数据比特位宽设定，每种数据比特位宽下的每种阶数对应一个输入端与检测器连接，即若检测器可以接收七种阶数的伪随机二进制序列，并且数据比特位宽包括8bits、16bits和32bits，那么检测器包含的输入端总共有21个（图中只示出了8bits的伪随机二进制序列的输入端），这样不仅端口众多，还限制了数据比特位宽的传输，只能传输端口允许的位宽，而增加不同比特的位宽的数据校验会大大增加代码生成的逻辑门数目，会造成许多冗余的代码设计，没有进行资源的复用，提高了硬件设计成本。传统的实现通过检测器包含的输入端接收伪随机二进制序列的硬件代码，如图11所示，图11是实现传统的检测器接收伪随机二进制序列的硬件代码的示意图，接收的伪随机二进制序列包括8bits位宽、16bits位宽和32bits位宽的数据，并且阶数包括7阶、9阶、11阶、15阶、16阶、23阶和31阶。如图11所示，硬件代码的实现方式为，首先将相同比特位宽的数据通过同一输入端传输（即，case(prbs_mode)），之后基于伪随机二进制序列的阶数对应的输入端（例如，PRBS7_MODE : output_data_8 = prds7_8等），以实现将各个伪随机二进制序列通过各自对应的输入端传输至检测器的目的，这样需要调用大量的输入端，如该实施例中便调用了21个输入端。

请参阅图12，如图12所示，图12是本申请的一示例性实施例示出的检测器和多个输入端的示意图。图12所示的示例性实施例中，检测器按照伪随机二进制序列的常用阶数7/9/11/15/16/23/31分别设定有七个输入端，均与检测器的检测模块相连，检测器接收到链路检测对应的控制指令以及不同阶数的伪随机二进制序列后，确定伪随机二进制序列所对应的目标阶数，从多个输入端中选择目标阶数对应的目标输入端，并通过目标输入端将与目标阶数相匹配的伪随机二进制序列输入至检测器进行检测。另外，如图12所示，检测器包含的多个输入端中还可以设定有拓展输入端，用于在技术需要时，作为除常用阶数7/9/11/15/16/23/31之外的其他阶数的伪随机二进制序列的输入端。如图13所示，图13是本申请的一示例性实施例示出的伪随机二进制序列检测装置通过检测器和多个输入端接收伪随机二进制序列的硬件代码的示意图，其包含配置为40bits位宽的输入端，接收的伪随机二进制序列的阶数可以包括7阶、9阶、11阶、15阶、16阶、23阶和31阶，通过阶数对应的40bits位宽的输入端传输多种伪随机二进制序列（即，input [40:1] prbs_N），即本实施例中各种阶数的伪随机二进制序列对应的输入端能够传输任意位宽的伪随机二进制序列，只需要调用与阶数对应的输入端（例如，PRBS7_MODE : output_data = prds7_nxt等）便可，无需考虑数据的比特位宽，因为每个输入端能够传输对应阶数但任意比特位宽的伪随机二进制序列，例如本实施例便只调用了七个输入端。

因此，相较于传统的通过输入端接收伪随机二进制序列的方法，本申请提供的伪随机二进制序列检测装置中检测器包含的多个输入端，能够利用一个输出端接收同一阶数的任意比特位宽的数据。

本申请提供的另一示例性实施例中，伪随机二进制序列检测装置还包括第四选择器和拼接器，请参阅图14，图14是本申请的一示例性实施例示出的包括第四选择器以及拼接器的伪随机二进制序列检测装置的示意图。如图14所示，伪随机二进制序列检测装置1400中，第四选择器1410的输出端分别与拼接器1420的输入端和第三选择器1430的第一输入端1431连接，拼接器1420的输出端与第三选择器1430的第二输入端1432连接，第四选择器1410用于接收不同阶数的伪随机二进制序列。

拼接器1420用于根据控制指令确定需要拼接的伪随机二进制序列，并将需要拼接的伪随机二进制序列进行拼接处理后输出至第三选择器1430。第三选择器1430用于根据控制指令将从第一输入端1431或第二输入端1432接收到的伪随机二进制序列传输至检测器1440。若第三选择器1430从第一输入端1431接收伪随机二进制序列，则说明第四选择器1410接收到的不同阶数的伪随机二进制序列达到了需要拼接的要求；若第三选择器1430从第二输入端1432接收伪随机二进制序列，则说明第四选择器1410接收到的不同阶数的伪随机二进制序列没有达到需要拼接的要求。其中，可以通过判断伪随机二进制序列是否符合预设的字节倍数标准来确定伪随机二进制序列是否需要拼接，若伪随机二进制序列符合预设的字节倍数标准，则不需要拼接，反之则需要。

请参阅图15，图15是在本申请一个示例性实施例中，包括伪随机二进制序列生成装置和伪随机二进制序列检测装置的伪随机二进制序列系统的示意图。如图15所示，伪随机二进制序列系统包括有待检测串行通信模块，伪随机二进制序列生成装置与待检测串行通信模块的输入端连接，伪随机二进制序列检测装置与待检测串行通信模块的输出端连接。

伪随机二进制序列生成装置包括生成器、第一选择器、缓存器和第二选择器，生成器通过包含的多个输出端与第一选择器连接，第一选择器的输出端分别与缓存器的输入端和第二选择器的输入端连接，缓存器的输出端与第二选择器的输入端连接。

伪随机二进制序列生成装置接收到链路检测对应的控制信号后，根据控制指令确定待生成的伪随机二进制序列，通过生成器得到伪随机二进制序列。第一选择器根据接收到的控制指令确定待生成的伪随机二进制序列所对应的目标阶数，从生成器的多个输出端中选择与目标阶数对应的目标输出端，通过目标输出端接收生成器生成的与目标阶数相匹配的伪随机二进制序列，并输出与目标阶数相匹配的伪随机二进制序列。若第一选择器输出伪随机二进制序列的速率大于目标传输速率，则将第一选择器输出的伪随机二进制序列传输至缓存器进行缓存，并控制第二选择器从缓存器接收伪随机二进制序列；若第一选择器输出伪随机二进制序列的速率小于等于目标传输速率，则将第一选择器输出的伪随机二进制序列传输至第二选择器。

第二选择器将多种目标阶数分别对应的伪随机二进制序列并行输入至待检测串行通信模块，以使待检测串行通信模块对多种目标阶数分别对应的伪随机二进制序列进行串行化编码，得到包含多种目标阶数分别对应的伪随机二进制序列的串行信号，并对串行信号进行解码，将解码得到的多种目标阶数分别对应的伪随机二进制序列并行传输至伪随机二进制序列检测装置进行检测。

伪随机二进制序列检测装置包括检测器、第三选择器、拼接器和第四选择器，检测器通过包含的多个输入端与第三选择器连接，第四选择器的输出端分别与拼接器的输入端和第三选择器的输入端连接，拼接器的输出端与第三选择器的输入端连接。第四选择器接收待检测串行通信模块传输的不同阶数的伪随机二进制序列，若需要拼接，则将需要拼接的伪随机二进制序列传输至拼接器进行拼接处理，处理后输出至第三选择器；若不需要拼接，则将伪随机二进制序列传输至第三选择器。

第三选择器接收控制指令，并从拼接器或者第四选择器接收不同阶数的伪随机二进制序列，之后根据控制指令确定接收到的伪随机二进制序列所对应的目标阶数，从多个输入端中选择目标阶数对应的目标输入端，并通过目标输入端将与目标阶数相匹配的伪随机二进制序列输入至检测器进行检测。

另外，第四选择器还与第二选择器相连接，第四选择器可以根据控制指令从第二选择器接收伪随机二进制序列，以完成伪随机二进制序列生成装置的自检测。

请参阅图16，图16是应用于包含生成器的伪随机二进制序列生成装置的伪随机二进制序列生成方法在一个示例性实施例中的流程图，生成器包含多个输出端，每个输出端用于输出生成器生成的不同位宽的伪随机二进制序列，多个输出端输出的伪随机二进制序列所对应的阶数不同。如图16所示，其具体可以包括步骤S1601至步骤S1603，通过上述步骤生成伪随机二进制序列，详细介绍如下：

步骤S1601，接收控制指令，并根据控制指令获取待生成的伪随机二进制序列所对应的目标阶数。

伪随机二进制序列生成装置接收到链路检测对应的控制指令后，根据控制指令明确此次链路测试待生成的伪随机二进制序列，进而获取此次链路测试需要的伪随机二进制序列所对应的目标阶数，并将目标阶数的相关信息传输至生成器。

步骤S1602，从多个输出端中选择与目标阶数对应的目标输出端。

生成器包含的多个输出端根据生成器可以生成的伪随机二进制序列的阶数设定，每种阶数对应一个输出端，每个输出端可以传输同一阶数但不同比特位宽的序列数据，例如生成器可以生成的伪随机二进制序列的阶数包括7/9/11/15/16/23/31，那么生成器包含有七个输出端。因此在实施本申请提供的伪随机二进制序列生成方法时，在接收到控制指令并且获取到待生成的伪随机二进制序列所对应的目标阶数后，需要从多个输出端中选择与目标阶数对应的目标输出端，也即只控制目标阶数对应的目标输出端导通，避免资源的浪费。

步骤S1603，控制生成器生成与目标阶数相匹配的伪随机二进制序列，并通过目标输出端输出与目标阶数相匹配的伪随机二进制序列。

确定待生成的伪随机二进制序列所对应的目标阶数以及与目标阶数对应的目标输出端后，控制生成器生成与目标阶数相匹配的伪随机二进制序列，并通过目标输出端输出与目标阶数相匹配的伪随机二进制序列，以进行链路检测。

这样，本实施例提供的伪随机二进制序列生成装置，能够通过生成器包含的多个输出端，生成并传输任意比特位宽以及阶数的伪随机二进制序列。

请参阅图17，图17是应用于包含检测器的伪随机二进制序列检测装置的伪随机二进制序列生成方法在一个示例性实施例中的流程图，检测器包含多个输入端，每个输入端用于将不同位宽的伪随机二进制序列输入至检测器，多个输入端输入的伪随机二进制序列所对应的阶数不同。如图17所示，其具体可以包括步骤S1701至步骤S1703，通过上述步骤接收待检测的伪随机二进制序列以完成链路检测，详细介绍如下：

S1701，接收控制指令，并根据控制指令确定待检测的伪随机二进制序列所对应的目标阶数。

编码层的伪随机二进制序列检测装置接收到链路检测对应的控制指令后，根据控制指令明确此次链路测试待检测的伪随机二进制序列所对应的目标阶数。当然，伪随机二进制序列检测装置还可以接收到不同阶数的伪随机二进制序列后，识别伪随机二进制序列的阶数，作为对应的目标阶数。

S1702，从多个输入端中选择与目标阶数对应的目标输入端。

检测器包含的多个输入端根据伪随机二进制序列生成装置可以生成的伪随机二进制序列的阶数对应，每种阶数对应一个输入端，每个输入端可以传输同一阶数但不同比特位宽的序列数据，例如检测器可以接收的伪随机二进制序列的阶数包括7/9/11/15/16/23/31，那么检测器包含有七个输出端。因此在实施本申请提供的伪随机二进制序列生成方法时，在接收到控制指令并且获取到待检测的伪随机二进制序列所对应的目标阶数后，需要从多个输入端中选择与目标阶数对应的目标输入端，也即只控制目标阶数对应的目标输入端导通，避免资源的浪费。

本申请所提供的另一示例性实施例中，确定目标输入端的方法还可以依据伪随机二进制序列生成装置形成的端口种子信息。具体的，在伪随机二进制序列生成装置确定待生成的伪随机二进制序列所对应的目标阶数时，生成相应的端口种子信息，伪随机二进制序列生成装置生成的伪随机二进制序列携带种子信息传输至待检测串行通信模块，再由待检测串行通信模块传输至伪随机二进制序列检测装置，由于检测器的多个输入端与生成器包含的多个输出端一一对应，因此第三选择器能够根据端口种子信息从多个输入端中选择与接口种子信息对应的目标输入端。

S1703，通过目标输入端接收与目标阶数相匹配的伪随机二进制序列，以在检测器进行检测。

确定待检测的伪随机二进制序列所对应的目标阶数以及与目标阶数对应的目标输入端后，检测器通过目标输入端从第一选择器接收与目标阶数相匹配的伪随机二进制序列，以在检测器进行链路检测。

由上可知，上述实施例通过提供的伪随机二进制序列检测装置，能够通过检测器包含的多个输入端，接收任意比特位宽以及阶数的伪随机二进制序列，实现链路检测时伪随机二进制序列的多样性，进而提升检测结果的准确性。

本申请的实施例还提供了一种电子设备，包括：一个或多个处理器；存储装置，用于存储一个或多个程序，当一个或多个程序被一个或多个处理器执行时，使得电子设备实现上述各个实施例中提供的伪随机二进制序列生成方法。

图18示出了适于用来实现本申请实施例的电子设备的计算机系统的结构示意图。需要说明的是，图18示出的电子设备的计算机系统1800仅是一个示例，不应对本申请实施例的功能和使用范围带来任何限制。

如图18所示，计算机系统1800包括中央处理单元（CentralProcessingUnit，CPU）1801，其可以根据存储在只读存储器（Read-OnlyMemory，ROM）1802中的程序或者从储存部分1808加载到随机访问存储器（RandomAccessMemory，RAM）1803中的程序而执行各种适当的动作和处理，例如执行上述实施例中的方法。在RAM1803中，还存储有系统操作所需的各种程序和数据。CPU1801、ROM1802以及RAM1803通过总线1804彼此相连。输入/输出（Input /Output，I/O）接口1805也连接至总线1804。

以下部件连接至I/O接口1805：包括键盘、鼠标等的输入部分1806；包括诸如阴极射线管（CathodeRayTube，CRT）、液晶显示器（LiquidCrystalDisplay，LCD）等以及扬声器等的输出部分1807；包括硬盘等的储存部分1808；以及包括诸如LAN（LocalAreaNetwork，局域网）卡、调制解调器等的网络接口卡的通信部分1809。通信部分1809经由诸如因特网的网络执行通信处理。驱动器1810也根据需要连接至I/O接口1805。可拆卸介质1811，诸如磁盘、光盘、磁光盘、半导体存储器等等，根据需要安装在驱动器1810上，以便于从其上读出的计算机程序根据需要被安装入储存部分1808。

特别地，根据本申请的实施例，上文参考流程图描述的过程可以被实现为计算机软件程序。例如，本申请的实施例包括一种计算机程序产品，其包括承载在计算机可读介质上的计算机程序，该计算机程序包含用于执行流程图所示的方法的计算机程序。在这样的实施例中，该计算机程序可以通过通信部分1809从网络上被下载和安装，和/或从可拆卸介质1811被安装。在该计算机程序被中央处理单元（CPU）1801执行时，执行本申请的系统中限定的各种功能。

需要说明的是，本申请实施例所示的计算机可读介质可以是计算机可读信号介质或者计算机可读存储介质或者是上述两者的任意组合。计算机可读存储介质例如可以是电、磁、光、电磁、红外线，或半导体的系统、装置或器件，或者任意以上的组合。计算机可读存储介质的更具体的例子可以包括但不限于：具有一个或多个导线的电连接、便携式计算机磁盘、硬盘、随机访问存储器（RAM）、只读存储器（ROM）、可擦式可编程只读存储器（ErasableProgrammableReadOnlyMemory，EPROM）、闪存、光纤、便携式紧凑磁盘只读存储器（CompactDiscRead-OnlyMemory，CD-ROM）、光存储器件、磁存储器件，或者上述的任意合适的组合。在本申请中，计算机可读的信号介质可以包括在基带中或者作为载波一部分传播的数据信号，其中承载了计算机可读的计算机程序。这种传播的数据信号可以采用多种形式，包括但不限于电磁信号、光信号或上述的任意合适的组合。计算机可读的信号介质还可以是计算机可读存储介质以外的任何计算机可读介质，该计算机可读介质可以发送、传播或者传输用于由指令执行系统、装置或者器件使用或者与其结合使用的程序。计算机可读介质上包含的计算机程序可以用任何适当的介质传输，包括但不限于：无线、有线等等，或者上述的任意合适的组合。

附图中的流程图和框图，图示了按照本申请各种实施例的系统、方法和计算机程序产品的可能实现的体系架构、功能和操作。其中，流程图或框图中的每个方框可以代表一个模块、程序段，或代码的一部分，上述模块、程序段，或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。也应当注意，在有些作为替换的实现中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个接连地表示的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图或流程图中的每个方框，以及框图或流程图中的方框的组合，可以用执行规定的功能或操作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。

描述于本申请实施例中所涉及到的单元可以通过软件的方式实现，也可以通过硬件的方式来实现，所描述的单元也可以设置在处理器中。其中，这些单元的名称在某种情况下并不构成对该单元本身的限定。

本申请的另一方面还提供了一种计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现如前的伪随机二进制序列生成方法。该计算机可读存储介质可以是上述实施例中描述的电子设备中所包含的，也可以是单独存在，而未装配入该电子设备中。

本申请的另一方面还提供了一种计算机程序产品或计算机程序，该计算机程序产品或计算机程序包括计算机指令，该计算机指令存储在计算机可读存储介质中。计算机设备的处理器从计算机可读存储介质读取该计算机指令，处理器执行该计算机指令，使得该计算机设备执行上述各个实施例中提供的伪随机二进制序列生成方法。

以上仅为本申请的较佳实施例而已，并不用以限制本申请，凡在本申请的精神和原则之内所作的任何修改、等同替换或改进等，均应包含在本申请的保护范围之内。

Claims (8)

1.一种伪随机二进制序列生成装置，其特征在于，所述装置包括生成器以及第一选择器；

所述生成器包含多个输出端，每个输出端用于输出所述生成器生成的不同位宽的伪随机二进制序列，所述多个输出端输出的伪随机二进制序列所对应的阶数不同；

所述第一选择器，用于根据接收到的控制指令确定待生成的伪随机二进制序列所对应的目标阶数，从所述多个输出端中选择与所述目标阶数对应的目标输出端，通过所述目标输出端接收所述生成器生成的与所述目标阶数相匹配的伪随机二进制序列，并输出与所述目标阶数相匹配的伪随机二进制序列；

所述装置还包括第二选择器以及缓存器，所述第一选择器的输出端分别与所述缓存器的输入端和所述第二选择器的第一输入端连接，所述缓存器的输出端与所述第二选择器的第二输入端连接；

所述缓存器，用于缓存所述第一选择器输出的伪随机二进制序列，并将缓存的伪随机二进制序列输出至所述第二选择器的第二输入端；

所述第二选择器，用于根据所述控制指令输出从所述第一输入端或第二输入端接收到的伪随机二进制序列。

2.如权利要求1所述的装置，其特征在于，所述第二选择器，用于根据所述控制指令确定目标传输速率，并判断所述第一选择器输出伪随机二进制序列的速率是否大于所述目标传输速率，若是，则在所述缓存器中缓存所述第一选择器输出的伪随机二进制序列后，通过所述第一输入端接收所述缓存器缓存的伪随机二进制序列；若否，则通过所述第二输入端接收所述第一选择器输出的伪随机二进制序列。

3.如权利要求1所述的装置，其特征在于，所述生成器，用于根据所述控制指令从所述目标阶数对应的多种位宽中选择目标位宽，生成阶数与所述目标阶数相匹配的、且位宽与所述目标位宽相匹配的伪随机二进制序列，并将生成的伪随机二进制序列通过所述目标输出端输入至所述第一选择器。

4.如权利要求1所述的装置，其特征在于，所述目标阶数的种类为多种；所述第一选择器用于将多种目标阶数分别对应的伪随机二进制序列并行输入至待检测串行通信模块，以使所述待检测串行通信模块对所述多种目标阶数分别对应的伪随机二进制序列进行串行化编码，得到包含多种目标阶数分别对应的伪随机二进制序列的串行信号，并对所述串行信号进行解码，将解码得到的所述多种目标阶数分别对应的伪随机二进制序列并行传输至伪随机二进制序列检测装置进行检测。

5.一种伪随机二进制序列检测装置，其特征在于，所述装置包括检测器以及第三选择器；

所述检测器包含多个输入端，每个输入端用于将不同位宽的伪随机二进制序列输入至所述检测器，所述多个输入端输入的伪随机二进制序列所对应的阶数不同；

所述第三选择器，用于接收控制指令以及不同阶数的伪随机二进制序列，并根据所述控制指令确定接收到的伪随机二进制序列所对应的目标阶数，从所述多个输入端中选择所述目标阶数对应的目标输入端，并通过所述目标输入端将与所述目标阶数相匹配的伪随机二进制序列输入至所述检测器进行检测；

所述装置还包括第四选择器和拼接器，所述第四选择器的输出端分别与所述拼接器的输入端和所述第三选择器的第一输入端连接，所述拼接器的输出端与所述第三选择器的第二输入端连接；

所述第四选择器，用于接收不同阶数的伪随机二进制序列；

所述拼接器，用于根据所述控制指令确定需要拼接的伪随机二进制序列，并将所述需要拼接的伪随机二进制序列进行拼接处理后输出至所述第三选择器。

6.一种伪随机二进制序列生成方法，其特征在于，应用于如权利要求1所述的伪随机二进制序列生成装置，所述生成器包含多个输出端，每个输出端用于输出所述生成器生成的不同位宽的伪随机二进制序列，所述多个输出端输出的伪随机二进制序列所对应的阶数不同；所述方法包括：

接收控制指令，并根据所述控制指令获取待生成的伪随机二进制序列所对应的目标阶数；

从所述多个输出端中选择与所述目标阶数对应的目标输出端；

控制所述生成器生成与所述目标阶数相匹配的伪随机二进制序列，并通过所述目标输出端输出与所述目标阶数相匹配的伪随机二进制序列。

7.一种伪随机二进制序列检测方法，其特征在于，应用于如权利要求5所述的伪随机二进制序列检测装置，所述检测器包含多个输入端，每个输入端用于将不同位宽的伪随机二进制序列输入至所述检测器，所述多个输入端输入的伪随机二进制序列所对应的阶数不同；所述方法包括：

接收控制指令，并根据所述控制指令确定待检测的伪随机二进制序列所对应的目标阶数；

从所述多个输入端中选择与所述目标阶数对应的目标输入端；

通过所述目标输入端接收与所述目标阶数相匹配的伪随机二进制序列，以在检测器进行检测。

8.一种计算机可读存储介质，其特征在于，其上存储有计算机可读指令，当所述计算机可读指令被计算机的处理器执行时，使计算机执行权利要求6中所述的伪随机二进制序列生成方法和权利要求7所述的伪随机二进制序列检测方法。