JPS5858623B2 - パルス周波数を出力とする帰還増幅器 - Google Patents

Description

【発明の詳細な説明】 本発明は入力信号と帰還信号との偏差を増幅して、パル
ス周波数に変換し、このパルス周波数に比例する大きさ
の帰還信号を発生する帰還増幅器に関し、その特徴とす
るところは、前記帰還信号にバイアスを与えて、入力信
号が零〇ときに前記パルス周波数が一定値となるように
した点、並びにパルス減算回路を設けて、単位時間毎に
、バイアスを与えたことによって発生した数のパルスを
前記パルス周波数より減算し残りを出力とするようにし
た点にある。

本発明装置の説明に先立ち、従来装置について説明する
。

第１図は斯る帰還増幅器を電磁流量計変換器として用い
た場合の路線図である。

本図において、１は電磁流量計発信器電極より流量に比
例する入力信号ｅ５が与えられる入力端子、２は前記入
力信号ｅ８と帰還信号ｅｆとの偏差が与えられている増
幅器、３は前記増幅器２の出力を整流する同期整流回路
、４は前記同期整流回路３からの直流電圧を一定幅０パ
ルス周波数信号に変換するための、ワンショットマルチ
バイブレークを含む電圧・周波数変換器、５は前記電圧
・周波数変換器４のパルス周波数と端子６に与えられた
比較電圧ｅＲとを乗算し帰還信号ｅｆを発生する時分割
乗算器であって、その動作は第２図の波形図を用いて、
回路構成は第４図の回路図を利用して説明することがで
きる。

第４図に示す回路は本発明装置におけるバイアス回路部
分を持った乗算器であるため、稍構成は異なるが、バイ
アス回路部分を除いた部分がここにいう時分割乗算器に
当る。

γはスパン設定回路、８は前記電圧・周波数変換器４の
出力であるパルス周波数を逓減するためのスケーラ、９
は前記スケーラからの出力を積算するカウンタ、１０は
前記電圧・周波数変換器４のパルス周波数を例えば４〜
２０ ｍＡの電流信号に変換する周波数・電流変換器、
１１は前記周波数・電流変換器１０の電流出力を表示す
る手段、１２は零点調整を容易かつ高精度に行うための
零点表示回路、１３は前記零点表示回路からのパルス−
個毎に点灯する発光素子である。

このような構成により、電磁流量計変換器は同発信器電
極よりの流量に比例する入力信号ｅ５を受け、これを増
幅器２で増幅して出力信号とするが、前記入力信号ｅ５
の大きさは発信器の磁束密度にも比例するので、これを
補償するため、磁束密度に比例する比較電圧信号ｅ５を
も受け、両者の比率ｅ５／ｅ５を求めることにより、流
量にの波形となる。

この波形は広い範囲の周波数成分を含んでいるが、基本
成分は比較電圧ｅＲと同位相の電源周波数成分である。

この波形の値は比較電圧ｅＲの値と出力パルス周波数と
の積に比例する。

（ｂ）の場合は出力パルス数が多く、基本波は正弦波形
となり、入力信号ｅ５と瞬時値において平衡し、偏差信
号即ち増幅器２への入力も正弦波となる。

（ａ）の場合には５０Ｈｚの正弦波ノ中にパルスが１個
もないような状態になる可能性もあり、前記入力信号ｅ
８の各瞬時値に対して前記帰還信号ｅｆが平衡できない
ことになる。

このような場合でも、回路のオープンループ時定数が長
いので、長時間の平均値としては平衡が成立するが、ル
ープゲインが低下したような形になり、出力の応答性、
安定性が低下する。

などの問題がある。

特に１）の点については、発信器内の流体が逆流したり
、あるいは空になった場合に起る。

一般に高利得の増幅器を内蔵する回路内では、抵抗とコ
ンデンサの組合せなどによって長い時定数を持たせ、安
定性を保つようにしているが、回路がマイナス側に飽和
したときに、上記コンデンサがマイナス方向に充電され
てしまい、マイナス側入力が消失した後も、正常動作に
復帰するのに時間がかかる。

斯る点に鑑み、本発明の目的は、入力信号がマイナス方
向でも帰還増幅系が平衡でき、入力信号が零あるいはこ
れに近い場合でも応答性、安定性が優れた、パルス周波
数を出力とする復帰増幅器を実現することにある。

以下図面に従い本発明を説明する。

第３図は本発明の実施例を示す路線図である。

本図において第１図におけると同一符号のものは実質的
に同一構成要素を指し重複を避けるために説明を省略す
る。

１４は入力信号ｅ、が例えば−１０％〜Ｏ％〜１００％
に対し、電圧・周波数変換器４のパルス周波数出力（以
下演算パルスと称す）がＯ〜ｌＫ１１ｚ−１１ＫＨｚと
なるようにするためのバイアス回路である。

この回路について第４図に示す回路図に従い説明する。

第４図に示す回路はバイアス回路および乗算器部分の回
路図であって、このうち、（、）は比較電圧３Ａｅ Ｂ
２％ｅＢ ’が共通電位（この場合接地電位）に対し
て差動的に得られ、一方を乗算器に与え、他方をバイア
スとして用いる場合で、（ｂ）は比較電圧ｅＲ，が差動
的でないため、反転回路を用いてバイアスを得る場合で
ある。

先ず、（ａ）において、５ａはベースに前記電圧・周波
数変換器４からの演算パルスが逆極性で与えられ、コレ
クタが抵抗５ｂを介し比較電圧％ｅＲに接続され、エミ
ッタが接地された、乗算器たるトランジスタ。

５ｃはトランジスタ５ａのコレクタｌこその一端を接続
した加算用抵抗である。

１４ａはバイアス用抵抗であって、一端が比較電圧３Ａ
ｅＨ，’に、他端が抵抗５Ｃの他端に接続されている。

このような構成により、トランジスタ５ａにおいて、演
算パルスによって比較電圧％ｅＨをサンプリングした出
力に抵抗１４ａを経て正弦波形のバイアスを加えること
により、信号ｅｆは図示０ような波形となる。

この波形の基本波成分がパルス周波数ＩＫＨｚに於て零
となるようにしたものである。

次に、（ｂ）において、１４ｂは反転形の演算増幅器で
、これにより比較電圧ｅＲ，とは逆極性のバイアスを作
り、前記トランジスタ５ａの出力に重畳し、（ａ）と同
様にしたものである。

これらバイアス回路により、入力信号ｅ５が零〇とき帰
還信号ｅｆが零で、かつ出力周波数を例えばＩＫＨｚと
することができるから、入力−１０％〜０％〜１００％
に対して前記電圧・周波数変換器４の演算パルスの周波
数がＯ〜ＩＫＨｚ〜１１Ｋｆｌｚとなるようにすること
ができる。

尚、このような回路では出力はトランジスタ５ａのコレ
クタ電圧の変化として取り出されるもので、出力回路に
は電流は流れず、出力にはトランジスタ５ａのベース電
流の影響は現れない。

第３図に戻り、１５は前記電圧・周波数変換器４の後段
に接続された減算回路で、演算パルス１〜１１脂より積
算用出力パルスＯ〜１０ＫＨｚを取り出すためのもので
ある。

この回路の構成について第５図に従い説明する。

先ず、第５図ａにおいて、１５ａは一方の入力に前記電
圧・周波数変換器４からの演算パルスが与えられている
ゲート回路、１５ｂはカウンタ１５ｃからのパルスによ
りリセットされた後、前記演算パルスを１００個計数し
たとき出力を発生し、この出力を前記リセットパルス入
来迄保持し続ける機能をも併せ持つカウンタで、この出
力が前記ゲート回路１５ａの他方の入力にゲート信号と
して与えられる。

カウンタ１５ｃは例えば５０Ｈｚの電源周波が与えられ
、０．１秒間隔のクロックパルスを発生するカウンタで
ある。

このような構成の減算回路の動作について、第６図の波
形図を参照しながら説明する。

カウンタ１５ａの一方の入力にはＡの演算パルスが与え
られている。

カウンタ１５ｃにはＢの５０Ｈｚの電源周波数が与えら
れ、これを逓減してＣの０．１秒間隔のクロックパルス
を得ている。

このクロックパルスＣにより、カウンタ１５ｂ、１５ｃ
をリセットする。

前記カウンタ１５ｂはリセットされた後、Ｄに示す如く
前記演算パルスを１００個計数する。

１００個パルスを計数し終ると、Ｅに示す如く出力を発
生し、この出力はＣのリセットパルスが与えられるまで
保持される（尚、この間前記演算パルスの計数は停止し
ている（第６図Ｄ））。

Ｅの信号によって前記ゲート回路１５ａを開けば、Ｆに
示す如く、０．１秒毎に１００パルス、即ち１秒あたり
ＩＫＩ（ｚ減算したものが出力パルスとして得られる。

尚、この種回路はＤＴＬ、ＴＴＬ。ＣＭＯ８などの集積
回路を利用すれば安易かつ安価に実現することができる
。

次に第５図すは他の減算回路の具体例を示し、前記ゲー
ト回路１５ａ、カウンタ１５ｂとの代りに、前記演算パ
ルスを１００個計数した後、それ以後入来するパルスを
オーバフローさせるカウンタ１５ｂ′を用いた場合であ
る。

即ち、カウンタ１５ｂ′は０．１秒間隔で与えられるク
ロックパルスによりリセットされた後、１００個パルス
を計数し、それ以後入来するパルスはリセットされる迄
オーバーフローさせる。

次に斯る構成の本発明装置の動作について説明する。

本実施例においては、入力信号−１０％〜０％〜１００
％に対して電圧・周波数変換器４の出力である演算パル
スの周波数がＯ〜ＩＫＩＩｚ〜１１ＫＨｚとなるように
定められている。

入力Ｏ％において、前記演算パルスｌＫＨ２で平衡が成
立するように、即ち、帰還信号ｅｆが零となるように、
前記演算パルス１ｍにおける乗算器５の出力（この信号
周波数（５０Ｈｚ）成分）と同じ大きさで逆極性のバイ
アス電圧がバイアス回路１４によって与えられている。

これにより、入力信号が０％のときは勿論、入力信号が
マイナス方向に１０％まで変化しても増幅器２を含む閉
ループは平衡を保つことができる。

前記演算パルスは減算回路１５により、１秒毎にｌＫ１
１ｚ減算され、前記演算パルスＩＫＨｚ〜１１ＫＩｌｚ
より積算用出力パルス０〜１０ＫＨｚを得、これをスケ
ーラ８を介しカウンタ９で積算し、あるいは零を表示回
路１２に与えられる。

周波数・電流交換器１０は第１図の従来例と同じく前記
電圧・周波数変換器４に接続され、入力信号がマイナス
方向に振れたときでもそれに応じた電流出力を検知でき
るようになっているが、必要に応じて前記減算回路１５
の出力パルスによって駆動するようにしてもよい。

この他の動作については第１図に示した従来例と実質的
に変るところがないから説明は省略する。

以上述べて来た如く、本発明装置においては、ｉ）パル
ス周波数を出力とする帰還増幅系のパルス周波数を入力
信号０〜ｉｏｏ％に対し、例えば１）Ｊｌｚ〜１１ＫＨ
ｚとし、 １１）減算回路を設けて、上記パルス周波数よりｌＫＨ
２減じてＯ〜１０脂の積算用出力パルスを得るようにし
たため、 ｉ）マイナス方向の入力信号に対しても回路が平衡を保
つことができる。

１１）入力零附近の応答性、安定性が改善される。

１１１）入力信号に比例した出力パルスを得ることがで
きる。

等の効果を奏す。

尚、下記本発明の説明においては、入力信号と演算パル
スと出力パルスとの関係を、 入力信号 −１０％〜０％〜１００％ 演算パルス Ｏ〜１牒〜１１ＫＨｚ 出力パルス ０−０〜１０牒 の如く設定したが、これらの関係はこれに限られるもの
ではなく、必要に応じて、例えば、入力信号 −２５％
〜０％〜１００％ 演算パルス ０〜２．５ ’／ｈ〜１２．５ ＫＨｚ出
力パルス Ｏ〜０〜１０Ｙｋ の如く設定することもでき、このようにすると第３図に
おける周波数・電流変換器１０の出力Ｏ〜４〜２０ｍＡ
に対し演算パルスのＯ〜２．５ ＫＨｚ〜１２．５Ｋ）
ｌｚが直接対応することになり上記周波数・電流交換器
１０に４ｍＡ（零点）出力のためのバイアス源を別に設
ける必要がない。

また、減算回路１５の構成および作動も上記のｏ、ｉ秒
毎に１００パルスを減算する方式に限らず、０．０１秒
毎に１０パルス、あるいは１．０秒毎に１０００パルス
を減算するような方式でもよい。

また、上記本発明の説明においては、斯る帰還増幅器を
電磁流量計変換器として用いた場合について説明したが
、これに限らず、例えばｐＨ計変換器として用いてもよ
い。

【図面の簡単な説明】

第１図は従来のパルス周波数を出力とする帰還増幅器を
電磁流量計変換器として用いた場合の路線図、第２図は
出力信号と乗算器５からの帰還信号ｅｆとの関係を示す
波形図で、このうちａは入力信号がＯ〜１％程度で出力
パルス数がＯ〜１００Ｈｚの場合、ｂは入力信号が３％
程度以上で出力パルス数が３００Ｈｚ以上である場合を
示す。 第３図は本発明の実施例を示す路線図、第４図は本発明
装置におけるバイアス回路および乗算器部分の回路図で
、ａは比較電圧が共通電位に対し差動的に得られる場合
、ｂは比較電圧が差動的に得られない場合を示す。 第５図は減算回路を示す路線図でａはゲート回路、カウ
ンタを用いた場合、ｂは他の減算回路の具体例を示す。 第６図は第５図ａの減算回路の動作を説明するための波
形図である。 １・・・・・・入力端子、２・・・・・・増幅器、３・
・・・・・同期整流回路、４・・・・・・電圧・周波数
変換器、５・・・・・・乗算器、１４・・・・・・バイ
アス回路、１５・・・・・・減算回路、１５ａ・・・・
・・ゲート回路、１５ｂ・・・・・・カウンタ、１５ｂ
′・・・・・・一定数パルスを計数しそれ以後入来する
パルスをオーバーフローさせるカウンタ、１５ｃ・・・
・・・クロックパルス発生用カウンタ、ｅ。 ・・・・・・入力信号、ｅｆ・・・・・・帰還信号、ｅ
□・・・・・・比較電圧。

Claims (1)

【特許請求の範囲】
1. １ 人力信号ｅｓと帰還信号との偏差が入力として与え
   られる増幅器と、該増幅器の出力をパルス周波数に変換
   する電圧・周波数変換器と、前記パルス周波数と比較電
   圧ｅＲとを乗算する乗算器と、この乗算器出力にバイア
   スを加える手段と、バイアスが加えられた前記乗算器出
   力を前記増幅器の入力に帰還する手段と、前記バイアス
   による周波数増加分を出力パルス周波数より減算する手
   段とを具備し、ｅｓ／ｅＲに関連したパルス周波数を出
   力とする帰還増幅器。