JPS585673A - 微少パルス幅測定回路 - Google Patents
微少パルス幅測定回路Info
- Publication number
- JPS585673A JPS585673A JP10304381A JP10304381A JPS585673A JP S585673 A JPS585673 A JP S585673A JP 10304381 A JP10304381 A JP 10304381A JP 10304381 A JP10304381 A JP 10304381A JP S585673 A JPS585673 A JP S585673A
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- Japan
- Prior art keywords
- pulse
- pulse width
- output
- measured
- signal
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R29/00—Arrangements for measuring or indicating electric quantities not covered by groups G01R19/00 - G01R27/00
- G01R29/02—Measuring characteristics of individual pulses, e.g. deviation from pulse flatness, rise time or duration
- G01R29/027—Indicating that a pulse characteristic is either above or below a predetermined value or within or beyond a predetermined range of values
- G01R29/0273—Indicating that a pulse characteristic is either above or below a predetermined value or within or beyond a predetermined range of values the pulse characteristic being duration, i.e. width (indicating that frequency of pulses is above or below a certain limit)
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は微少パルス幅を測定する微少パルス＠測定回
路に関する。
路に関する。
従来パルス幅が１００ｎｌ！以下のパルスを測定しよう
とする場合、高速の積分回路によって行う方法あるいは
予めパルス幅が解っているパルスとの比較によって行う
方法がある。しかしながら。
とする場合、高速の積分回路によって行う方法あるいは
予めパルス幅が解っているパルスとの比較によって行う
方法がある。しかしながら。
高速の積分回路による方法社精°度および回路動作の安
定性において欠点があり、パルス幅を比較する方法は回
路内にパルス発振回路を設けねばならず調整等が複雑に
なる欠点がある。
定性において欠点があり、パルス幅を比較する方法は回
路内にパルス発振回路を設けねばならず調整等が複雑に
なる欠点がある。
この発明は上述した事情に鑑み、回路内にパルス発生回
路を必要とせず、しかも高精度で無調整の微少パルス幅
測定回路を提供するもので、被測定パルスが入力される
遅延回路と、この遅延回路の出力信号および帥記被測定
パルスとに基づいて前記被測定パルスのパルス幅が前記
遅延回路の遅延時間より大であるか否かを検出するパル
ス幅検出手段と、このパルス幅検出手段の検出データを
保持するデータ保持手段とを設けたものである。
路を必要とせず、しかも高精度で無調整の微少パルス幅
測定回路を提供するもので、被測定パルスが入力される
遅延回路と、この遅延回路の出力信号および帥記被測定
パルスとに基づいて前記被測定パルスのパルス幅が前記
遅延回路の遅延時間より大であるか否かを検出するパル
ス幅検出手段と、このパルス幅検出手段の検出データを
保持するデータ保持手段とを設けたものである。
以下色間を参照しこの発明の実施例について説明する。
第１図はこの発明の第１の実施例の構成を示すプルツク
図であゐ。この図にかいてｌｌｉ被橢定パルスが入力さ
れる入力端子である。入力端子ｌは遅延回路２０入力端
子に接続されると共にアンドゲート３の一方の入力端子
３ＭＫ接続される。遅延回路２は入力される被測定パル
スを一定時間ｄだけ遅らせるものでＴｏす、その出力信
号はアンドゲート３の他方の入力端子３ｂに供給される
。アンドゲート３の出力信号はＲ−８フリツプツ田ツブ
（以下ＦＦと略称する）のセット端子８に供給される。
図であゐ。この図にかいてｌｌｉ被橢定パルスが入力さ
れる入力端子である。入力端子ｌは遅延回路２０入力端
子に接続されると共にアンドゲート３の一方の入力端子
３ＭＫ接続される。遅延回路２は入力される被測定パル
スを一定時間ｄだけ遅らせるものでＴｏす、その出力信
号はアンドゲート３の他方の入力端子３ｂに供給される
。アンドゲート３の出力信号はＲ−８フリツプツ田ツブ
（以下ＦＦと略称する）のセット端子８に供給される。
ＦＦ４のリセット端子Ｒは負論理となっており、リセッ
ト信号入力端子５に接続されている。まえ、ＦＦ４の出
力端子Ｑは出力端子６に接続されている。
ト信号入力端子５に接続されている。まえ、ＦＦ４の出
力端子Ｑは出力端子６に接続されている。
次に上述し九回路の動作を説明する。なか、以下の説！
ＩＫは２億−塩レベルの「０」信号と口」信号を用いる
。まず、「Ｏ」のパルス信号をリセット信号入力端子５
へ印加し、ＦＦ４をリセットする。次に、未知のパルス
幅りを一つ被測定パルスを入力端子１へ印加する。入力
端子ＩＫ未知のパルス幅りを持つ被一定パルスが印加さ
れると、アンドゲート３の入力端子３１には被一定パル
スが直接供給され、アンドゲート３０入力端子３ｂには
遅延１路２を介して時間ｄだけ遅れた被一定パルスが供
給される。この時、被測定パルスのパルス幅りが遅延時
間ｄより大であれば、アンドゲート３の入力端子３ｍお
よび入力端子３ｂが共にｒｌＪ信号となる状態が発生し
、この時、アンドゲート３の出力がｒｌＪ信号となり、
このｒｌＪ信号により、ＦＦ４がセットされる。これに
より、出力端子６から「１」信号が出力されゐ。一方。
ＩＫは２億−塩レベルの「０」信号と口」信号を用いる
。まず、「Ｏ」のパルス信号をリセット信号入力端子５
へ印加し、ＦＦ４をリセットする。次に、未知のパルス
幅りを一つ被測定パルスを入力端子１へ印加する。入力
端子ＩＫ未知のパルス幅りを持つ被一定パルスが印加さ
れると、アンドゲート３の入力端子３１には被一定パル
スが直接供給され、アンドゲート３０入力端子３ｂには
遅延１路２を介して時間ｄだけ遅れた被一定パルスが供
給される。この時、被測定パルスのパルス幅りが遅延時
間ｄより大であれば、アンドゲート３の入力端子３ｍお
よび入力端子３ｂが共にｒｌＪ信号となる状態が発生し
、この時、アンドゲート３の出力がｒｌＪ信号となり、
このｒｌＪ信号により、ＦＦ４がセットされる。これに
より、出力端子６から「１」信号が出力されゐ。一方。
被一定パルスのパルス幅りが遅延時間ｄより小であれば
、アンドゲート３の両入力端子３ｍ、３ｂに同時にｒｌ
Ｊ信号が供給されることがないことから、アンドゲート
３の出力は常に「０」信号の状態にある。このため、Ｆ
Ｆ４はリーット状態の１１であり、出力端子６から「１
」信号が出力されることはない。
、アンドゲート３の両入力端子３ｍ、３ｂに同時にｒｌ
Ｊ信号が供給されることがないことから、アンドゲート
３の出力は常に「０」信号の状態にある。このため、Ｆ
Ｆ４はリーット状態の１１であり、出力端子６から「１
」信号が出力されることはない。
このように、仁の実施例においては出力端子６から出力
されゐ信号が「１」信号となるか否かにより、砿測定パ
ルスのパルｘ＠Ｄが遅延時間−より大か小かを一定する
ことが出来る。
されゐ信号が「１」信号となるか否かにより、砿測定パ
ルスのパルｘ＠Ｄが遅延時間−より大か小かを一定する
ことが出来る。
第２図はこの発明の第２のＩＫ施例の構成を示すブロッ
ク図である。この図において入力端子ｌは遅延回路１Ｇ
の入力端子Ｋｍ絖されると共にアンドゲート１１−１４
の各入力端子１１ａ〜１４ａＫ！Ｉ続されている。遅延
回路ｌＯは４個の出力端子を持つ遅延回路であり、被測
定パルスが入力されると各出力端子１ Ｇ−１〜１０−
４からは被一定パルスを各々時間ｄ 、２ｄ 、３ｄ
、４ｄだけ遅延させ良信号が出力される。これら各出力
端子１０−１〜１Ｇ−４はアンドゲート１１〜１４の各
入力端子１１ｂ〜１４ｂに各々接続されている。アント
ゲ−）１１〜１４の各出力端子はＦＦ１５〜１８の各セ
ット端子８に各々接続されている。ＦＦ１５〜１８の各
リセット端子Ｒは全て負論理となっており、共にリセッ
ト信号入力端子５に接続されている。ＦＦ１５〜１８の
各出力端子Ｑはプライオリティエンコーダ２０の各入力
端子２０−１〜２Ｇ−４に各々接続されている。プライ
オリティエンコーダ２０は、各入力端子２０−１〜２〇
−４に各々対応する数値コード１〜４と、入力端子２Ｇ
−４、２０−３、２０−２、２０−１の順の優先順位と
が設定されてお秒、供給されている信号のうち優先順位
が最も上位の端子に供給される信号によって、その出力
信号である数値コードが決定されるものである。プライ
オリティエンコーダ２０の出力端子は出力端子２１ｍ、
２１ｂＫ各々接続されている。
ク図である。この図において入力端子ｌは遅延回路１Ｇ
の入力端子Ｋｍ絖されると共にアンドゲート１１−１４
の各入力端子１１ａ〜１４ａＫ！Ｉ続されている。遅延
回路ｌＯは４個の出力端子を持つ遅延回路であり、被測
定パルスが入力されると各出力端子１ Ｇ−１〜１０−
４からは被一定パルスを各々時間ｄ 、２ｄ 、３ｄ
、４ｄだけ遅延させ良信号が出力される。これら各出力
端子１０−１〜１Ｇ−４はアンドゲート１１〜１４の各
入力端子１１ｂ〜１４ｂに各々接続されている。アント
ゲ−）１１〜１４の各出力端子はＦＦ１５〜１８の各セ
ット端子８に各々接続されている。ＦＦ１５〜１８の各
リセット端子Ｒは全て負論理となっており、共にリセッ
ト信号入力端子５に接続されている。ＦＦ１５〜１８の
各出力端子Ｑはプライオリティエンコーダ２０の各入力
端子２０−１〜２Ｇ−４に各々接続されている。プライ
オリティエンコーダ２０は、各入力端子２０−１〜２〇
−４に各々対応する数値コード１〜４と、入力端子２Ｇ
−４、２０−３、２０−２、２０−１の順の優先順位と
が設定されてお秒、供給されている信号のうち優先順位
が最も上位の端子に供給される信号によって、その出力
信号である数値コードが決定されるものである。プライ
オリティエンコーダ２０の出力端子は出力端子２１ｍ、
２１ｂＫ各々接続されている。
次に上述した回路の動作を第２図、第３図に基づいて説
明する。
明する。
まず、「０」のパルス信号をリセット信号入力端子５へ
印加し、ＰＦＩ！！−１８をリセットする。
印加し、ＰＦＩ！！−１８をリセットする。
次に、未知めパルス幅りを持つ被一定パルスを入力端子
ｌへ印加する。入力端子１に例えば第３図（イ）Ｋ示す
未知のパルス幅りを持つ被測定パルスが入力されると、
遅延回路１０の各出力端子１〇−１〜１０−４からは第
３図（−〜（ホ）に示す波形が各々出力される。この結
果、アンドゲート１１の入力端子１１ｇ＋、１ｌｂＶＣ
９ｊ第３図（イ）、（Ｅ”）Ｋ示す信号が各々供給され
る。これにより、アンドゲート１１は第３図（へ）に示
すように、被一定パルス信号の立上りの時刻ｔ・から時
間ｄ後、すなわち時刻ｔ１に「１」信号を出力し、この
時から被一定パルスの立上りの時刻１ｓ１１でＦＦ１５
のセット端子８ＫｒＩＪ信号を供給する。この結果、Ｆ
ＦＩＳは第３図（川に示すように時刻ｔ１以後セット状
態となる。ｔた。アンドゲート１２はその入力端子１２
麿、１ ｚｂＫ第３図（イ）ｆｉＫ示す信号が各々供給
されるから、第３図（ト）Ｋ示すように時刻ｔ・から時
間２ｄ後、すなわち時刻ｔｓに「１」信号を出力し、仁
の時から時刻ｉｓ４でＰＦｌｇのセット端子ＳにｒｌＪ
信号を供給する。この結果、 ＦＦ１６は第３図に）に
示すように時刻ｉｓ＋以後セット状態となる。１九、ア
ントゲ−）１Ｂの各入力端子１３ｍ、１３ｂｌＣ’は第
３図（イ）、に）に示す信号が。
ｌへ印加する。入力端子１に例えば第３図（イ）Ｋ示す
未知のパルス幅りを持つ被測定パルスが入力されると、
遅延回路１０の各出力端子１〇−１〜１０−４からは第
３図（−〜（ホ）に示す波形が各々出力される。この結
果、アンドゲート１１の入力端子１１ｇ＋、１ｌｂＶＣ
９ｊ第３図（イ）、（Ｅ”）Ｋ示す信号が各々供給され
る。これにより、アンドゲート１１は第３図（へ）に示
すように、被一定パルス信号の立上りの時刻ｔ・から時
間ｄ後、すなわち時刻ｔ１に「１」信号を出力し、この
時から被一定パルスの立上りの時刻１ｓ１１でＦＦ１５
のセット端子８ＫｒＩＪ信号を供給する。この結果、Ｆ
ＦＩＳは第３図（川に示すように時刻ｔ１以後セット状
態となる。ｔた。アンドゲート１２はその入力端子１２
麿、１ ｚｂＫ第３図（イ）ｆｉＫ示す信号が各々供給
されるから、第３図（ト）Ｋ示すように時刻ｔ・から時
間２ｄ後、すなわち時刻ｔｓに「１」信号を出力し、仁
の時から時刻ｉｓ４でＰＦｌｇのセット端子ＳにｒｌＪ
信号を供給する。この結果、 ＦＦ１６は第３図に）に
示すように時刻ｉｓ＋以後セット状態となる。１九、ア
ントゲ−）１Ｂの各入力端子１３ｍ、１３ｂｌＣ’は第
３図（イ）、に）に示す信号が。
アントゲ−）１４の各入力端子１４ｍ、１４ｂＫは第３
図（（）、（ｍＫ示す信号が各々供給される。ここで、
図から解るようにＤ（３ｄ（４ｄ、なる関係がある九め
、アントゲ−）１３の両入力端子１３ｍ、１３ｂおよび
アンドゲート１４の両入力端子１４ｍ、１４ｂＫ同時に
「１」信号が供給されることがなく、よってＰＰ１７．
１８は第３図（７）（ロ）に示すようにリセット状態が
保持される。そして、上述し九動炸の結果、プライオリ
ティエンコーダ２０にはその入力端子２０−１．！Ｏ−
２だけにｒｌＪ信号が供給される。プライオリティエン
コーダ２０は入力端子の優先順位に基づいて、出力端子
２１ｍ、２１ｂＫ数値ツード「２」を出力する。仁の「
２」は第３図に示すように被一定パルスのパルス幅りが
時間２ｄと３ｄとの間にあることを示すものである。し
九がって、出力端子２１ｍ、２１ｂＷｃ演算回路等を接
続し、予め定まっている遅延時間ｄと出力信号である数
値との乗算を行えば被測定パルスのパルス幅りの近似値
を知ることができる。
図（（）、（ｍＫ示す信号が各々供給される。ここで、
図から解るようにＤ（３ｄ（４ｄ、なる関係がある九め
、アントゲ−）１３の両入力端子１３ｍ、１３ｂおよび
アンドゲート１４の両入力端子１４ｍ、１４ｂＫ同時に
「１」信号が供給されることがなく、よってＰＰ１７．
１８は第３図（７）（ロ）に示すようにリセット状態が
保持される。そして、上述し九動炸の結果、プライオリ
ティエンコーダ２０にはその入力端子２０−１．！Ｏ−
２だけにｒｌＪ信号が供給される。プライオリティエン
コーダ２０は入力端子の優先順位に基づいて、出力端子
２１ｍ、２１ｂＫ数値ツード「２」を出力する。仁の「
２」は第３図に示すように被一定パルスのパルス幅りが
時間２ｄと３ｄとの間にあることを示すものである。し
九がって、出力端子２１ｍ、２１ｂＷｃ演算回路等を接
続し、予め定まっている遅延時間ｄと出力信号である数
値との乗算を行えば被測定パルスのパルス幅りの近似値
を知ることができる。
なお、この実施例における遅延回路１００遅嬌時間ｄを
変えれば一定パルス幅の分解能を変えることがで自る。
変えれば一定パルス幅の分解能を変えることがで自る。
噛九、遅延回路１０の出力端子を複数増設し、この増設
し九出力端子に遅延時間を５４．６ｄ、・・・と設定し
てゆけば、この回路は理論的に無限の幅のパルスまで一
定で自る。また、遅延回路１Ｇに精度の喪いものを使用
すれば１、無調整を高精度のパルス幅一定ができる。さ
らに１九、この実施例で用いたプライオリティエンコー
ダ２０に代えて、例えばＬＩ Ｄ／／／７”／ （発光
ダイオード）を各ＰＦ１５〜１８の出力端子と接地間と
に介挿すれば、これらのＬＥＤの点灯個数によって被測
定パルスのパルス幅りを知ることが出来る。そして、こ
の回路はビデオ信号の入力装置、高速のデータ伝送回路
等、高速の信号を位相補正しなければならない回路に用
いて好適である。
し九出力端子に遅延時間を５４．６ｄ、・・・と設定し
てゆけば、この回路は理論的に無限の幅のパルスまで一
定で自る。また、遅延回路１Ｇに精度の喪いものを使用
すれば１、無調整を高精度のパルス幅一定ができる。さ
らに１九、この実施例で用いたプライオリティエンコー
ダ２０に代えて、例えばＬＩ Ｄ／／／７”／ （発光
ダイオード）を各ＰＦ１５〜１８の出力端子と接地間と
に介挿すれば、これらのＬＥＤの点灯個数によって被測
定パルスのパルス幅りを知ることが出来る。そして、こ
の回路はビデオ信号の入力装置、高速のデータ伝送回路
等、高速の信号を位相補正しなければならない回路に用
いて好適である。
以上説明し丸ように仁の発明によれば、被測定パルスが
入力される遅延回路と、この遅延回路の出力信号および
前記被測定パルスとに基づいて前記被測定パルスのパル
ス幅が前記遅延回路の遅延時間より大であるか否かを検
出するパルス幅検出手段と、このパルス幅検出手段の検
出データを保持するデータ保持手段とを設けたので１回
路内にパルス発生回路を設けることなく、しかも高精度
。
入力される遅延回路と、この遅延回路の出力信号および
前記被測定パルスとに基づいて前記被測定パルスのパル
ス幅が前記遅延回路の遅延時間より大であるか否かを検
出するパルス幅検出手段と、このパルス幅検出手段の検
出データを保持するデータ保持手段とを設けたので１回
路内にパルス発生回路を設けることなく、しかも高精度
。
無調整で微少パルｘ＠を一定することができる。
第１図はこの発明の第１実施例の構成を示すブロック図
、第２図はこの発明の第２の実施例の構成を示すブーツ
タ図、第３図は第２図に示すブロック図の各部における
波形を示す波形図である。 ２・・・遅延回路、３・・・アンドゲート、４・・・７
リツプフロツプ、ｌＯ・・・遅延回路、１１〜１４・・
・アンドゲート、１５〜１８・・・ツリッグ７四ツブ。 出履人神鋼電機株式余社 − ＣＱ 浮、
、第２図はこの発明の第２の実施例の構成を示すブーツ
タ図、第３図は第２図に示すブロック図の各部における
波形を示す波形図である。 ２・・・遅延回路、３・・・アンドゲート、４・・・７
リツプフロツプ、ｌＯ・・・遅延回路、１１〜１４・・
・アンドゲート、１５〜１８・・・ツリッグ７四ツブ。 出履人神鋼電機株式余社 − ＣＱ 浮、
Claims (1)
- 被測定パルスが入力される遅延回路と、この遅延回路の
出力信号および前記被測定パルスとに基づいて前記被測
定パルスのパルス幅が前記遅延回路の遅延時間より大で
あるか否かを検出するパルス幅検出手段と、このパルス
幅検出手段の検出データを保持するデータ保持手段とを
設けたことを特徴とする微少パルス幅一定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10304381A JPS585673A (ja) | 1981-07-01 | 1981-07-01 | 微少パルス幅測定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10304381A JPS585673A (ja) | 1981-07-01 | 1981-07-01 | 微少パルス幅測定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS585673A true JPS585673A (ja) | 1983-01-13 |
Family
ID=14343631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10304381A Pending JPS585673A (ja) | 1981-07-01 | 1981-07-01 | 微少パルス幅測定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS585673A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59179386U (ja) * | 1983-05-18 | 1984-11-30 | 株式会社アドバンテスト | パルス幅検査装置 |
| JPH05275992A (ja) * | 1992-02-27 | 1993-10-22 | Nec Corp | 位相差計測回路方式 |
| JP2011033487A (ja) * | 2009-08-03 | 2011-02-17 | Renesas Electronics Corp | パルス幅検出装置 |
| CN102508045A (zh) * | 2010-12-20 | 2012-06-20 | 中国电子科技集团公司第四十一研究所 | 一种准确测量窄脉冲调制参数的方法 |
| JP2016116013A (ja) * | 2014-12-12 | 2016-06-23 | セイコーエプソン株式会社 | 半導体集積回路および電子機器 |
-
1981
- 1981-07-01 JP JP10304381A patent/JPS585673A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59179386U (ja) * | 1983-05-18 | 1984-11-30 | 株式会社アドバンテスト | パルス幅検査装置 |
| JPH05275992A (ja) * | 1992-02-27 | 1993-10-22 | Nec Corp | 位相差計測回路方式 |
| JP2011033487A (ja) * | 2009-08-03 | 2011-02-17 | Renesas Electronics Corp | パルス幅検出装置 |
| CN102508045A (zh) * | 2010-12-20 | 2012-06-20 | 中国电子科技集团公司第四十一研究所 | 一种准确测量窄脉冲调制参数的方法 |
| JP2016116013A (ja) * | 2014-12-12 | 2016-06-23 | セイコーエプソン株式会社 | 半導体集積回路および電子機器 |
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