JPS5856421A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS5856421A
JPS5856421A JP15517681A JP15517681A JPS5856421A JP S5856421 A JPS5856421 A JP S5856421A JP 15517681 A JP15517681 A JP 15517681A JP 15517681 A JP15517681 A JP 15517681A JP S5856421 A JPS5856421 A JP S5856421A
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JP
Japan
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etching
gas
film
insulating film
resist
Prior art date
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Pending
Application number
JP15517681A
Other languages
English (en)
Inventor
Masaki Sato
正毅 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Tokyo Shibaura Electric Co Ltd
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Filing date
Publication date
Application filed by Toshiba Corp, Tokyo Shibaura Electric Co Ltd filed Critical Toshiba Corp
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Publication of JPS5856421A publication Critical patent/JPS5856421A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、半導体装置の製造方法に係シ、さらに詳しく
いえば、基板上の絶縁膜を選択エツチングして優られる
開口部に傾斜をもたせることによシ、その後の配線の加
工性ならびに信頼性を向上する方法に関する。
従来半導体装置のアルt ニウム配線は、一般に次のよ
うな工程で形成されている。まず素子を形成したシリコ
ン基板の全面にシリコン酸化膜を形成し、その上にレジ
ストを形成する。次いで、光露光技術を用いて所望のレ
ジストパターンを形成しエツチング用の窓とし、HF系
水溶液を用いてシリコン酸化膜を選択エツチングする。
その仮、レジストを除去しアルミニウム膜を蒸着してバ
ターニングする。
しかしながら、この方法でL1エツチング後のシリコン
酸化膜拡開口部エツジが急峻な形状と外シ、アルミニウ
ム配線が断線しやすくなる。
このような開口部におけるアルミニウム配線の断線を避
けるために1絶縁膜としてPEG膜等を用い、開口部を
形成したのち、熱処理して開口部エツジを変形させる方
法が広く行なわれてイル。しノしP2O膜を溶融させる
ためには約1oooiの高温熱地理が必要であシ、素子
の微細化に伴う不純物拡散長のコントロール上好ましく
ない上、微小開口部が埋めつくされる等の欠点を有する
このような開口部エツジでの配線断線の問題は、ドライ
エツチングを用いた場合にも同様に発生する。ドライエ
ツチング法でこの問題を解決する方法としては、飼えば
CF4ガスに0!ガスを添加して絶縁膜をテーパエツチ
ングする方法が知られている(4!公昭55−4018
0号)。これは、エツチングガスにより絶縁膜だけでな
くレジストも同時にエツチングされることを積極的に利
用するものである。しかしこの方法では、エツチングガ
スの組成変化に対して、レジストのエツチング速度だけ
でなく絶縁膜のエツチング速度も同時に変動するため、
エツチングの制御性が悪い。
本発明は上記の点に鑑み、ドライエツチング法で制御性
よく絶縁膜をテーパエツチングする工程を含み、もって
配線の加工性ならびに信頼性の向上を因った半導体装置
の製造方法を提供するものである。
本発明の方法は、半導体基板上に形成した絶縁膜にレジ
ヌトパターンを形成し、プロロカーボンガスによシ前記
絶縁族を選択エツチングするに際して、前記エツチング
ガス雰囲気中に水素を含むレジストエツチング制御用ガ
スを添加して、レジストの開口部エツジの後退を利用し
て前記絶縁膜にテーパエツチングを6う。この場合、前
記レジストエツチング制御用ガスとして、その添加量を
変えたときにレジストのエツチング速度、即ち開口部の
後退速度のみが変化し、絶縁膜のエツチング速度が変化
しないものを用いることを特徴とする。従って本発明に
よれば、制御性よく絶縁膜のテーパエツチングが可能と
なシ、その後形成する配線の加工性ならびに信頼性を向
上させることができる。
次に本発明の方法を実Jlllを用いてさらに詳細に説
明する。まず第1図←)に示すように1シリコン基板1
1に通常の工程を用いてゲート酸化膜1zを介して多結
晶シリコンゲート電極ISを形成し、ンース14、ドレ
インz5を形成した後、全面に絶縁膜としてCVD法に
よるシリコン酸化膜16を膜厚0.3μ諺形成する。
1rはフィールド酸化膜である。次にこのシリコン酸化
膜16上にフォトレジスト18としてAzzioo(シ
グレー社製)を膜厚的1.5μmとなるようにスピンコ
ードしたのち、通常のフォトレジストプロセスによシ第
1図(1))のように開口部窓開はパターンを形成する
。次いでこのフォトレジストパターンを120℃で20
分間加熱処理した後、平行平抜型ドライエツチング装置
を用いて、シリコン酸化膜16を異方性エツチングする
。この際エツチングガスは02番ガス流量21 sd/
minに、atガスを流量3 d / minだけ添加
したものを用い、RFパワi s Ow 1真空度30
 m Torr l’cてエツチングする。このような
エツチング県件においてシリラン酸化膜16をエツチン
グすると、シリコン酸化膜16は500λ/Unの速度
でエツチングされると同時に、フォトレジスト18も3
00λ/minでエツチングされる。1このため、フォ
トレジスト18社エツチング中に開口部エツジが後退し
、第1図(e)のようにシリコン酸化膜16の開口部は
約75°の傾斜を持って形成された。ついで基板全面を
0.プラズマ中において処理し、希HF水溶液を用いて
後処理したのち、第1図(d)のように配線材料のAj
 −81暎19をスパッタ蒸着し、さらに通常の工桟を
用いて配線を形成した。このときA481膜19は開口
部において均一にオーバーハングなく形成され、断線は
発生しないことが判明した。
上記実施列においては、エツチングガスとして、CF4
21d/min %H13wd/ minを用いたがH
,ガス添加量によってレジストとシリコン酸化膜は第2
図に示すごとく変化する。この際、H,ガス添加量を変
化させてもシリコン酸化膜のエツチング速度は500 
X/minで一定であることから添加ガス量によってシ
リコン酸化膜のエツチング速度が変化するような従来の
エツチングガス系を用いる場合に比べてはるかに安定に
、再現性よく、開口部の傾゛斜角をコントロールするこ
とができる。第3図は、atガス添加景を変化させたと
きの、シリコン酸化膜開口部の傾斜角度を示している。
すなわちH,ガスの流量を便化させることKよシ容易に
傾斜角度をコントロールすることができ、その際シリコ
ン酸化膜のエツチング速度が変化しないことからエツチ
ングに要する時間はH!ガス流量によらず一定となる。
このためエツチング終了時間の設定も容易である。さら
に、エツチング中に適当にH1流量を変化させれば、例
えば第4図のような開口部形状、その他任意の開口部形
状が得られることも明らかである。
本発明の方法はAr −Ar一層配線間の層間絶縁膜に
おけるスルーホールの開口に際しても同様に極めて有効
である。さらに上記実施例ではレジストとしてフォトレ
ジストの場合を示したが、すでに第2図において示した
ようにレジストとしてフォトレジスト以外にも、例えば
電子線感応レジスト(PMMA、PMAH,CP−s 
) 等を使用することにょυ、さらに開口s傾斜角の制
御範囲を広げることができる。″また上記実施列ではC
F、ガスを用いたがctF’15などのフロロカーホン
ガスを用いる事ができ、添加するレジストエツチング制
御用ガスとしてHtガスを用いたが例えばCF4+H!
に更に不活性ガスとしてN!ガスを加えたエツチングガ
ス系等が利用可能である。又、Arガスを加えてもよい
以上、詳述したよ5に本発明によれば、ドライエツデン
グに使用するエツチングガスの組成を選択することにょ
シ、絶縁膜に対するエツチング速度を変化させることな
く、従って制御性よく絶!+[に所望の傾斜角をもつ開
口を形成することができ、その後に形成される配線の加
工性ならびに信頼性を著しく向上させることが可能とな
り、半導体装置の信頼性向上に大きく寄与することがで
きる。
【図面の簡単な説明】
第1図(a)〜(d)は本発明の一実施例の製造1徨を
説明する断面図、第2図はCF、/H! ドライエツチ
ング時のH,ガス流量と各種レジストおよびシリコン酸
化膜のエツチング速度の関係を示す図、第3区は同じく
hガス流量とシリコン酸化膜開口部の傾斜角の関係を示
す図、第4図は第1図の実施例と異なる開口部形状の例
を示す図である。 11−シリコン基板、12−ゲート酸化膜、13−・ゲ
ートを極1、z4−・ソース、z5−ドレイン、16・
−シリコン酸化膜、z8・・・フォトレジスト、19・
・・Al−81膜。 出願人代理人  弁理士 鈴 江 武 ば第1図 第3図 0     3     6      S、  ・ 
 12H2力ス ン先量 (ml/m1n) 第4図 94

Claims (1)

  1. 【特許請求の範囲】 (11半導体基板表面を絶縁膜でおおい、その表面にレ
    ジストパターンを形成し、フロロカーボンガスによシ前
    記絶縁膜を選択エツチングして開口部を形成する工程を
    含む半導体装置の製造方法において、前記エツチングガ
    ス雰囲気中に前記絶縁膜のエツチング速度に影響を与え
    ない水素を含むレジストエツチング制御用ガスを添加し
    てレジストのエツチング速度のみを制御し、前記開口部
    に所望の傾斜をもたせるようにしたことを特徴とする半
    導体装置の製造方法。 (2)絶縁膜がシリコン酸化膜、レジストがフォトレジ
    ストであシ、レジストエツチング制御用ガスがHlまた
    は1(、+N、である特許請求の範囲第1項記載の半導
    体装置の製造方法。
JP15517681A 1981-09-30 1981-09-30 半導体装置の製造方法 Pending JPS5856421A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6348824A (ja) * 1986-08-19 1988-03-01 Toshiba Corp 半導体装置の製造方法
JPS6459819A (en) * 1987-08-31 1989-03-07 Tokuda Seisakusho Dry etching

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6348824A (ja) * 1986-08-19 1988-03-01 Toshiba Corp 半導体装置の製造方法
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