JPS5856299A - エラ−検出訂正回路付記憶装置のパリテイエラ−処理方式 - Google Patents
エラ−検出訂正回路付記憶装置のパリテイエラ−処理方式Info
- Publication number
- JPS5856299A JPS5856299A JP56155000A JP15500081A JPS5856299A JP S5856299 A JPS5856299 A JP S5856299A JP 56155000 A JP56155000 A JP 56155000A JP 15500081 A JP15500081 A JP 15500081A JP S5856299 A JPS5856299 A JP S5856299A
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- JP
- Japan
- Prior art keywords
- data
- error
- parity
- storage device
- check
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデータの誤り、訂正を行なうために記憶装置の
入力手段にエラー検出訂正回ｌＩＩ＋−８を設けた記憶
装置のパリティエラー処理方式に関する。
入力手段にエラー検出訂正回ｌＩＩ＋−８を設けた記憶
装置のパリティエラー処理方式に関する。
従来から中央処理装置（以下ＣＰＵと称す）から共通バ
スを介して記憶装置にデータを軒込み、読み出す場合、
エラー検出のためにＣＰＵにおいて、パリティビットを
付加してデータとともに記憶装置に書き込み、記憶装置
からデータを読み出す時はパリティピットも一諸に読み
出し、ＣＰＵにてパリティチェックを行なう様にしてい
る。しかしながら、パリティチェ、ツクのみでは、１ビ
ット誤りが検出できるのみで２ビー、 ）誤りが検出で
きない。このためにエラー検出訂正（ＥＣＣ； Ｅｒｒ
ｏｒＣｈｅｋｉｎｇ ａｎｄ Ｃｏｒｒｅｃｔｉｎｇ
）回路を用い、１ビ・ｙト誤り訂正及び２ビ、ソト誤り
の検出を行なうことが考えられるが、ＦＣＣ回路の場合
チェックビットを付加しなければならず、更にパリティ
ビートを付加すると記憶装置の容量が大きくなる欠点が
生じる。
スを介して記憶装置にデータを軒込み、読み出す場合、
エラー検出のためにＣＰＵにおいて、パリティビットを
付加してデータとともに記憶装置に書き込み、記憶装置
からデータを読み出す時はパリティピットも一諸に読み
出し、ＣＰＵにてパリティチェックを行なう様にしてい
る。しかしながら、パリティチェ、ツクのみでは、１ビ
ット誤りが検出できるのみで２ビー、 ）誤りが検出で
きない。このためにエラー検出訂正（ＥＣＣ； Ｅｒｒ
ｏｒＣｈｅｋｉｎｇ ａｎｄ Ｃｏｒｒｅｃｔｉｎｇ
）回路を用い、１ビ・ｙト誤り訂正及び２ビ、ソト誤り
の検出を行なうことが考えられるが、ＦＣＣ回路の場合
チェックビットを付加しなければならず、更にパリティ
ビートを付加すると記憶装置の容量が大きくなる欠点が
生じる。
本発明はこの様な欠点に鑑みてなされたもので、記憶装
置にハリティピント用の領域を設けなくても済む様にし
たパリティエラー処理方式を提供することを目的とし、
この様な目的は、共通バスと記１け装置間にエラー検出
訂正回路を設け、該共通バス上のデータを該記憶装置に
書込む時、パリティチェックを行ない、エラーが検出さ
れた時該エラー検出訂正回路において作成したチェック
ビットを２ビツト誤まらせて、該記憶装置にデータとと
もに書込み、該記憶装置からデータ全読出す時、該デー
タからパリティビ・ソト金作成するとともに該データ及
び伺加されたチェックピリドからデータの誤シを検出し
、２ビ・・ト誤りが生じていた時は該パリティピッｌ誤
まらせて該共通バス上にデータとともに転送する様にし
たことを特徴とするエラー検出訂正回路付記憶装置のパ
リティエラー処理方式によって達成される。
置にハリティピント用の領域を設けなくても済む様にし
たパリティエラー処理方式を提供することを目的とし、
この様な目的は、共通バスと記１け装置間にエラー検出
訂正回路を設け、該共通バス上のデータを該記憶装置に
書込む時、パリティチェックを行ない、エラーが検出さ
れた時該エラー検出訂正回路において作成したチェック
ビットを２ビツト誤まらせて、該記憶装置にデータとと
もに書込み、該記憶装置からデータ全読出す時、該デー
タからパリティビ・ソト金作成するとともに該データ及
び伺加されたチェックピリドからデータの誤シを検出し
、２ビ・・ト誤りが生じていた時は該パリティピッｌ誤
まらせて該共通バス上にデータとともに転送する様にし
たことを特徴とするエラー検出訂正回路付記憶装置のパ
リティエラー処理方式によって達成される。
以下、図に従って本発明を説明する。図は本発明の実施
例を示す図で、図中１はＥＣＣｕ路、２゜３．５．６は
イクスクルーシプルオア回路、４はパリティチェック・
ジェネレート回路、ＣＢＷ１〜ＣＢＷ６．ＣＢＷ５’、
ｃＢｗ６′はチェックビット、ＰＥはパリティエラー検
出信号、ＤＥは２ビツト工ラー検出信号、ＤＰＵ、 Ｄ
ＰＵ、 Ｉ）ＰＬ、 ＤＰＬはパリティビットである。
例を示す図で、図中１はＥＣＣｕ路、２゜３．５．６は
イクスクルーシプルオア回路、４はパリティチェック・
ジェネレート回路、ＣＢＷ１〜ＣＢＷ６．ＣＢＷ５’、
ｃＢｗ６′はチェックビット、ＰＥはパリティエラー検
出信号、ＤＥは２ビツト工ラー検出信号、ＤＰＵ、 Ｄ
ＰＵ、 Ｉ）ＰＬ、 ＤＰＬはパリティビットである。
記憶装置へのデータ番き込み時には、書き込みデータは
ＥＣＣｕ路１に入力されチェ・ツクビットＣＢＷＩ〜４
．ＣＢＷ５’。ＣＢＷ６’が作成されをか、この時書き
込みデータは同時にパリテラチェ・り・ジェネレート回
路４に入力され、パリディビ・ソトと共にパリティの検
出が行ガわ′ｊ′する。パリティにエラーが発見された
場合ＰＥが１Ｈ１となる。するトイクスクルーシプルオ
ア回路２．３によす、ＣＢＷ５’、ＣＢＷ６’は反転（
１Ｈ１→＃ＬＭＬ″→１Ｈ１）されチェックビットＣＢ
Ｗ５，６となシ、記憶素子に書き込みデータ、チェック
ピリドＣＢＷ１〜４と共に記憶装置に書き込まれる。こ
うすることによυチェヴクビッ） ＣＢＷ５．６には誤
った情報が書き込まれることになり、このデータを読み
出した時ＥＣＣ回路により２ビツトエラーとして検出さ
れる。一方、データ読み出し時には記憶装置より絖み出
されたデータは、パリティチェ・ツク・３− ジェネレート回路４に入力されパリティピリドＤＰＩＪ
’、 ＤＰＬ’が作成される。同時に読み出されたデー
タおよびチェックビットはＥ ＣＣｒｌ；Ｍに入力され
、２ピヅトエラーが検出された時ＤＥがＨ’と々す、Ｄ
Ｍ１′、 Ｉ）ＰＬ’が反転され共通バス上に送出され
る。１ビツトエラー又はエラーが検出されずＤＥが１．
°のときはＤＰ［Ｊ’、 ＤＰＬ’はそのままＤＰＵ、
ＤＰＬとなるので正しいパリティが付加される。これに
より、書き込み時にバス上で起ったパリティエラーはＣ
ＰＵに通知される。また、記憶素子内で起った２ビ・ソ
トエラーもパリティエラーとしてＣＰＵに通知される。
ＥＣＣｕ路１に入力されチェ・ツクビットＣＢＷＩ〜４
．ＣＢＷ５’。ＣＢＷ６’が作成されをか、この時書き
込みデータは同時にパリテラチェ・り・ジェネレート回
路４に入力され、パリディビ・ソトと共にパリティの検
出が行ガわ′ｊ′する。パリティにエラーが発見された
場合ＰＥが１Ｈ１となる。するトイクスクルーシプルオ
ア回路２．３によす、ＣＢＷ５’、ＣＢＷ６’は反転（
１Ｈ１→＃ＬＭＬ″→１Ｈ１）されチェックビットＣＢ
Ｗ５，６となシ、記憶素子に書き込みデータ、チェック
ピリドＣＢＷ１〜４と共に記憶装置に書き込まれる。こ
うすることによυチェヴクビッ） ＣＢＷ５．６には誤
った情報が書き込まれることになり、このデータを読み
出した時ＥＣＣ回路により２ビツトエラーとして検出さ
れる。一方、データ読み出し時には記憶装置より絖み出
されたデータは、パリティチェ・ツク・３− ジェネレート回路４に入力されパリティピリドＤＰＩＪ
’、 ＤＰＬ’が作成される。同時に読み出されたデー
タおよびチェックビットはＥ ＣＣｒｌ；Ｍに入力され
、２ピヅトエラーが検出された時ＤＥがＨ’と々す、Ｄ
Ｍ１′、 Ｉ）ＰＬ’が反転され共通バス上に送出され
る。１ビツトエラー又はエラーが検出されずＤＥが１．
°のときはＤＰ［Ｊ’、 ＤＰＬ’はそのままＤＰＵ、
ＤＰＬとなるので正しいパリティが付加される。これに
より、書き込み時にバス上で起ったパリティエラーはＣ
ＰＵに通知される。また、記憶素子内で起った２ビ・ソ
トエラーもパリティエラーとしてＣＰＵに通知される。
なお、１ビツトエラーについてはＥＣＣｕ路１で訂正さ
れる。
れる。
以上の如く本発明によれば、パリティビット用の記憶素
子をもつ場合にくらべ記憶素子の′ｖｉ：を減らすこと
ができるので、消費電力、スペースの問題で有利である
。、また、記憶素子内で起った２ピリドエラーもパリテ
ィエラーとしてＣＰＵに通知することができるので、バ
ス上の信号線の数を減＝４− らすことができる。
子をもつ場合にくらべ記憶素子の′ｖｉ：を減らすこと
ができるので、消費電力、スペースの問題で有利である
。、また、記憶素子内で起った２ピリドエラーもパリテ
ィエラーとしてＣＰＵに通知することができるので、バ
ス上の信号線の数を減＝４− らすことができる。
図は本発明の動作原理を説明する図である。
図において、１はＥＣＣｕ路、２．３および５゜６はイ
クスクルーシブルオア回路、４はパリティチェ・ツク・
ジェネレート回路である。
クスクルーシブルオア回路、４はパリティチェ・ツク・
ジェネレート回路である。
Claims (1)
- 共通バスと記憶装置間にエラー検出訂正回路を設け、該
共通バス上のデータを該記憶装置に書込む時パリティチ
ェックを行ない、エラーが検出された時該エラー検出訂
正回路において、作成したチェックピットを２ビヴト誤
まらせて、該記憶装置にデータと共に書込み、該記憶装
置からデータを胱出す時、該データからパリティビ・、
）を作成するとともに、該データ及び付加されたチェ、
ソクビヴトからデータの誤まりを検出し、２ビツト誤ま
りが生じていた時は該パリティビートを誤まらせて該共
通バス上にデータと共に転送する様にしたことを特徴と
するエラー検出訂正回路付記憶装置のパリティエラー処
理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56155000A JPS5856299A (ja) | 1981-09-30 | 1981-09-30 | エラ−検出訂正回路付記憶装置のパリテイエラ−処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56155000A JPS5856299A (ja) | 1981-09-30 | 1981-09-30 | エラ−検出訂正回路付記憶装置のパリテイエラ−処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5856299A true JPS5856299A (ja) | 1983-04-02 |
Family
ID=15596504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56155000A Pending JPS5856299A (ja) | 1981-09-30 | 1981-09-30 | エラ−検出訂正回路付記憶装置のパリテイエラ−処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856299A (ja) |
-
1981
- 1981-09-30 JP JP56155000A patent/JPS5856299A/ja active Pending
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