JPS5856136B2 - デイジタル微分解析機用加算器 - Google Patents
デイジタル微分解析機用加算器Info
- Publication number
- JPS5856136B2 JPS5856136B2 JP53058849A JP5884978A JPS5856136B2 JP S5856136 B2 JPS5856136 B2 JP S5856136B2 JP 53058849 A JP53058849 A JP 53058849A JP 5884978 A JP5884978 A JP 5884978A JP S5856136 B2 JPS5856136 B2 JP S5856136B2
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- JP
- Japan
- Prior art keywords
- digit
- adder
- circuit
- output
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
- G06F7/64—Digital differential analysers, i.e. computing devices for differentiation, integration or solving differential or integral equations, using pulses representing increments; Other incremental computing devices for solving difference equations
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- Physics & Mathematics (AREA)
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- Mathematical Optimization (AREA)
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Description
【発明の詳細な説明】
本発明はディジタル微分解析機（ＤｉｇｉｔａｌＤｉｆ
ｆｒｅｎｔｉａｌ Ａｎａｌｙｚｅｒ 、 以下、Ｄ
ＤＡ）において用いられる加算器の構成に関するもので
ある。
ｆｒｅｎｔｉａｌ Ａｎａｌｙｚｅｒ 、 以下、Ｄ
ＤＡ）において用いられる加算器の構成に関するもので
ある。
近来、アナログ計算機の機能をディジタル回路によって
実現したＤＤＡが開発さへ従来のアナログ計算機が有す
る低演算精度、低再現性を排除すると共に、高演算速度
、取扱容易等の利点を具備するものとして、回路解析、
弾道計算等のダイナミックシステムにおけるシミュレー
ションへ適用され、次第に各方面の目的に汎用化されつ
つある。
実現したＤＤＡが開発さへ従来のアナログ計算機が有す
る低演算精度、低再現性を排除すると共に、高演算速度
、取扱容易等の利点を具備するものとして、回路解析、
弾道計算等のダイナミックシステムにおけるシミュレー
ションへ適用され、次第に各方面の目的に汎用化されつ
つある。
すなわち、ディジタル計算機はダイナミックシステムの
解析を行なう場合、演算の複雑化に比例して演算時間が
延長さへ稼働コストが高価となるのに対し、ＤＤＡはデ
ィジタル回路によるため高演算精度、高再現性が得らへ
更に従来のアナログ計算機が有する特徴を具備しており
、ダイナミックシステムの解析には極めて好適なものと
なっている。
解析を行なう場合、演算の複雑化に比例して演算時間が
延長さへ稼働コストが高価となるのに対し、ＤＤＡはデ
ィジタル回路によるため高演算精度、高再現性が得らへ
更に従来のアナログ計算機が有する特徴を具備しており
、ダイナミックシステムの解析には極めて好適なものと
なっている。
かかるＤＤＡは、基本的に区分求積法に基づき増分を求
める近似的積分演算を行なっており、アナログ計算機と
同様に各種の演算要素を備え、これらの各演算要素相互
間を等何曲に接続することにより所定の演算を遂行して
いる。
める近似的積分演算を行なっており、アナログ計算機と
同様に各種の演算要素を備え、これらの各演算要素相互
間を等何曲に接続することにより所定の演算を遂行して
いる。
ただし、実際には一組の演算回路を演算モードの指定に
より所望の演算要素として構威し、その演算結果をメモ
リへ格納の後、つぎの演算モード指定によるつぎの演算
要素へメモリの内容を与え、その演算結果もメモリの他
のアドレスへ格納し、この動作を反復しており、これに
よって直列形の演算を行なっている。
より所望の演算要素として構威し、その演算結果をメモ
リへ格納の後、つぎの演算モード指定によるつぎの演算
要素へメモリの内容を与え、その演算結果もメモリの他
のアドレスへ格納し、この動作を反復しており、これに
よって直列形の演算を行なっている。
なお、演算要素としては従来、積分器、乗算積分器、積
分比較器、加算器、演算増幅器、係数器の６種のみを有
し、これら０）組み合せによって必。
分比較器、加算器、演算増幅器、係数器の６種のみを有
し、これら０）組み合せによって必。
要最少限の要求を充足していた。
ところが、加算器の場合はアナログ計算機の如く補償増
幅器を備えず、加算結果に所望の係数すなわち利得を乗
じた値を得ることが加算器のみでは不可能であり、従来
は第１図のブロック図に示すとおり、演算増幅器ＯＡと
係数器にとの組み合せを用いており、演算増幅器ＯＡの
入力ＩＮ、へ出力ＯＵＴから係数器Ｋを介して帰還を行
ない、他の入力■Ｎ２．■Ｎ３へ上述のメモリから増分
ＡＹ１．ＡＹ２を表わす複数の入力信号を与え、出力Ｏ
ＵＴから所望の出力を得ていた。
幅器を備えず、加算結果に所望の係数すなわち利得を乗
じた値を得ることが加算器のみでは不可能であり、従来
は第１図のブロック図に示すとおり、演算増幅器ＯＡと
係数器にとの組み合せを用いており、演算増幅器ＯＡの
入力ＩＮ、へ出力ＯＵＴから係数器Ｋを介して帰還を行
ない、他の入力■Ｎ２．■Ｎ３へ上述のメモリから増分
ＡＹ１．ＡＹ２を表わす複数の入力信号を与え、出力Ｏ
ＵＴから所望の出力を得ていた。
ただし、第１図はＤＤＡにおける演算機能を等価的に示
したものであり、実際には、演算モードの指定により演
算増幅器ＯＡと係数器にとを逐次構成のうえ、接続情報
と称する指令信号により、メモリを介してそれぞれの演
算結果アクセスを行ない、等価的に第１図の機能を実現
している。
したものであり、実際には、演算モードの指定により演
算増幅器ＯＡと係数器にとを逐次構成のうえ、接続情報
と称する指令信号により、メモリを介してそれぞれの演
算結果アクセスを行ない、等価的に第１図の機能を実現
している。
したがって、従来のＤＤＡにおいては、利得を乗じた加
算を行なうとき、演算要素として加算器のみを用いたの
では目的が達せられず、演算増幅器と係数器とを用意し
、等価的に第１図の接続状態となる様前述の接続情報を
設定する必要があり、演算モードおよび接続情報の指定
が複雑となる欠点を生じていた。
算を行なうとき、演算要素として加算器のみを用いたの
では目的が達せられず、演算増幅器と係数器とを用意し
、等価的に第１図の接続状態となる様前述の接続情報を
設定する必要があり、演算モードおよび接続情報の指定
が複雑となる欠点を生じていた。
本発明は、従来のかかる欠点を一挙に解消する目的を有
し、上述のＤＤＡにおいて、増分を表わす複数の入力信
号を互に加算する第１加算回路の出力側へ桁シフト回路
を設け、第１加算回路から与えられた信号の桁を桁シフ
ト信号に基づき、重み付けを有する所定の桁へ桁シフト
を行ない、桁シフト後の桁における重み付けとして所定
の係数を乗じた結果を得たうえ、桁シフト後の桁から送
出した信号に対し、前回の演算結果を蓄積したＹレジス
タの内容を第２加算回路において加算し、その結果の正
負に応じた数値をＹレジスタへ書き込むと共に正のとき
は＋１を表わす信号を加算器出力として送出し、負のと
きには−１を表わす信号を加算器出力として送出する出
力回路を介して加算器としての演算結果を得ることによ
り、桁シフト信号に応じた任意の係数を乗じた加算結果
が直ちに求められる極めて便利な、ＤＤＡ用加算器を提
供するものである。
し、上述のＤＤＡにおいて、増分を表わす複数の入力信
号を互に加算する第１加算回路の出力側へ桁シフト回路
を設け、第１加算回路から与えられた信号の桁を桁シフ
ト信号に基づき、重み付けを有する所定の桁へ桁シフト
を行ない、桁シフト後の桁における重み付けとして所定
の係数を乗じた結果を得たうえ、桁シフト後の桁から送
出した信号に対し、前回の演算結果を蓄積したＹレジス
タの内容を第２加算回路において加算し、その結果の正
負に応じた数値をＹレジスタへ書き込むと共に正のとき
は＋１を表わす信号を加算器出力として送出し、負のと
きには−１を表わす信号を加算器出力として送出する出
力回路を介して加算器としての演算結果を得ることによ
り、桁シフト信号に応じた任意の係数を乗じた加算結果
が直ちに求められる極めて便利な、ＤＤＡ用加算器を提
供するものである。
以下、実施例を示す第２図のブロック図により本発明の
詳細な説明する。
詳細な説明する。
同図において、第１加算器ＡＤ１の入力ＩＮ１〜■Ｎ３
には、第１図と同様に以前の演算結果における増分ＪＹ
１〜ＡＹ３を表わす入力信号が与えられ、これらの入力
信号を互に加算のうえ、ΣＡＹとして送出している。
には、第１図と同様に以前の演算結果における増分ＪＹ
１〜ＡＹ３を表わす入力信号が与えられ、これらの入力
信号を互に加算のうえ、ΣＡＹとして送出している。
なお、一般に入力信号は正負を表わす１ビツトとｔｔ
１ ′または０″′を表わす１ビツトとの２ビツトパル
スにより構成されており、加算結果は４ビツトの信号と
なって送出される。
１ ′または０″′を表わす１ビツトとの２ビツトパル
スにより構成されており、加算結果は４ビツトの信号と
なって送出される。
第１加算回路ＡＤ１の出力は、桁シフト回路ＢＳ中に設
けた重み付けを有する各桁Ｂ１〜Ｂｎ中の最下位桁Ｂ１
へ入り、ここで一時蓄積される。
けた重み付けを有する各桁Ｂ１〜Ｂｎ中の最下位桁Ｂ１
へ入り、ここで一時蓄積される。
一方、桁シフト回路ＢＳには桁シフト信号Ｓ８が与えら
れ、この桁シフト信号Ｓ、により最下位桁Ｂ１へ入った
信号を何桁分上位桁へシフトするかが指定さへ これに
応じて最下位桁Ｂ１の内容が所定の桁まで桁シフトを行
ない、１６ビツトの信号となって桁シフト後の桁から送
出される。
れ、この桁シフト信号Ｓ、により最下位桁Ｂ１へ入った
信号を何桁分上位桁へシフトするかが指定さへ これに
応じて最下位桁Ｂ１の内容が所定の桁まで桁シフトを行
ない、１６ビツトの信号となって桁シフト後の桁から送
出される。
したがって、各桁Ｂ１〜Ｂｎの重み付けを２進化数に対
応するものとしておけば、桁シフト信号Ｓｓによりｎ桁
の桁シフトを指定したとき、出力はΣＡＹ・２ｎを表わ
すものとなり、ここで２ｎの係数が乗ぜられたものとな
る。
応するものとしておけば、桁シフト信号Ｓｓによりｎ桁
の桁シフトを指定したとき、出力はΣＡＹ・２ｎを表わ
すものとなり、ここで２ｎの係数が乗ぜられたものとな
る。
桁シフト回路ＢＳの出力は第２加算回路ＡＤ２へ送出さ
へ ここにおいて桁シフト回路ＢＳの出力に対し前回の
演算結果を蓄積したＹレジスタＹＲの内容Ｙｂが加算さ
れたうえ、加算結果Ｙとして出力回路ＯＣへ与えられる
。
へ ここにおいて桁シフト回路ＢＳの出力に対し前回の
演算結果を蓄積したＹレジスタＹＲの内容Ｙｂが加算さ
れたうえ、加算結果Ｙとして出力回路ＯＣへ与えられる
。
出力回路ＯＣは増分のみを加算器出力として送出するた
め、加算結果Ｙが正のときすなわちＹ〉Ｏであれば＋１
を表わす信号を加算器出力ＯＵＴへ増分ＪＺとして送出
し、加算結果Ｙが負すなわちＹ＜Ｏであれば−１を表わ
す信号を出力ＯＵＴへ同様に送出する。
め、加算結果Ｙが正のときすなわちＹ〉Ｏであれば＋１
を表わす信号を加算器出力ＯＵＴへ増分ＪＺとして送出
し、加算結果Ｙが負すなわちＹ＜Ｏであれば−１を表わ
す信号を出力ＯＵＴへ同様に送出する。
ただし、加算結果ＹがＯ″のときには出力もｔｔ Ｏ”
となる。
となる。
なお、これと共に加算結果Ｙが正であれば加算結果Ｙか
ら１″を減じた値をＹレジスタＹＲへ書き込み、これに
対し加算結果が負であれば′１”を加えた値をＹレジス
タＹＲへ書き込み、この書き込みと同時に前回の演算結
果Ｙｂを消去する。
ら１″を減じた値をＹレジスタＹＲへ書き込み、これに
対し加算結果が負であれば′１”を加えた値をＹレジス
タＹＲへ書き込み、この書き込みと同時に前回の演算結
果Ｙｂを消去する。
ただし、加算結果がパ０″′のときには０″がＹレジス
タＹＲに書き込まれる。
タＹＲに書き込まれる。
すなわち、この操作により第２加算器ＡＤ２の内容がＯ
″となるまで、出力回路ＯＣから増分が＋１または−１
の形で逐次送出される。
″となるまで、出力回路ＯＣから増分が＋１または−１
の形で逐次送出される。
このほか、第２図の構成は桁シフト回路ＢＳを除き、上
述の演算モードにおける積分器と同様のものであり、特
に大幅な回路の追加を行なうことなく容易に実現できる
。
述の演算モードにおける積分器と同様のものであり、特
に大幅な回路の追加を行なうことなく容易に実現できる
。
また、桁シフト回路ＢＳとしては、集積回路化された温
度係数回路等が好適である。
度係数回路等が好適である。
ただし、シフトレジスタ、カウンタ等の組み合せにより
構成することも容易である。
構成することも容易である。
以上の説明により明らかなとおり本発明によれば、加算
作用と同時に利得すなわち所望の係数を乗じた結果が得
られ、加算器としての演算モードを指定することにより
任意の利得が設定できるため、ＤＤＡの運用上演算モー
ドの指定ステップおよび接続情報の指定ステップが簡略
化され、ＤＤＡの取扱容易化上多大の効果が得られる。
作用と同時に利得すなわち所望の係数を乗じた結果が得
られ、加算器としての演算モードを指定することにより
任意の利得が設定できるため、ＤＤＡの運用上演算モー
ドの指定ステップおよび接続情報の指定ステップが簡略
化され、ＤＤＡの取扱容易化上多大の効果が得られる。
第１図は従来における等何曲構成例を示すブロック図、
第２図は本発明の実施例を示すブロック図である。 ＡＤ、・・・・・・第１加算回路、ＢＳ・・・・・・桁
シフト回路、ＡＤ２・・・・・・第２加算回路、ＯＣ・
・・・・・出力回路、ＹＲ・・・・・・Ｙレジスタ、Ｉ
Ｎ１〜ＩＮ３・・・・・・入力、ＯＵＴ・・・・・・出
力、ＳＳ・・・・・・桁シフト信号。
第２図は本発明の実施例を示すブロック図である。 ＡＤ、・・・・・・第１加算回路、ＢＳ・・・・・・桁
シフト回路、ＡＤ２・・・・・・第２加算回路、ＯＣ・
・・・・・出力回路、ＹＲ・・・・・・Ｙレジスタ、Ｉ
Ｎ１〜ＩＮ３・・・・・・入力、ＯＵＴ・・・・・・出
力、ＳＳ・・・・・・桁シフト信号。
Claims (1)
- １ 直列演算形ディジクル微分解析機において、増分を
表わす複数の入力信号を互に加算する第１加算回路と、
該第１加算回路の出力を桁シフト信号に基づいて重み付
けを有する所定の桁へ桁シフトを行ないシフト後の桁か
ら信号を送出する桁シフト回路と、該桁シフト回路の出
力に対し前回の演算結果を蓄積したＹレジスタの内容を
加算する第２加算回路と、該第２加算回路の加算結果が
正のとき該加算結果から１を減じて前記Ｙレジスタへ書
き込むと共に加算器出力として＋１を表わす信号を送出
し、前記加算結果が負のときには１を加えて前記Ｙレジ
スタへ書き込むと共に加算器出力として−１を表わす信
号を送出する出力回路とからなることを特徴とするディ
ジタル微分解析機用加算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53058849A JPS5856136B2 (ja) | 1978-05-19 | 1978-05-19 | デイジタル微分解析機用加算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53058849A JPS5856136B2 (ja) | 1978-05-19 | 1978-05-19 | デイジタル微分解析機用加算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54150941A JPS54150941A (en) | 1979-11-27 |
| JPS5856136B2 true JPS5856136B2 (ja) | 1983-12-13 |
Family
ID=13096115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53058849A Expired JPS5856136B2 (ja) | 1978-05-19 | 1978-05-19 | デイジタル微分解析機用加算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856136B2 (ja) |
-
1978
- 1978-05-19 JP JP53058849A patent/JPS5856136B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54150941A (en) | 1979-11-27 |
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