JPS585609B2 - 半導体スイッチ回路 - Google Patents

Description

【発明の詳細な説明】 本発明はオン，オフ制御容易な半導体スイッチ回路にか
かわる。

ＰＮＰＮ素子はオン抵抗が低く、１度オンすれはＰＮＰ
Ｎ素子の自己保持作用によってオン状態を保持しつづけ
る等の利点を持つが、オフ制御が容易でない短所を持っ
ている。

ＰＮＰＮ素子のオフ制御法の１つとして第１図図示の如
き方法がある。

第１図は従来のオン，オフ制御可能な半導体スイッチ回
路であり、ＰＮＰＮ素子１のＰゲートＧＰとカソードＫ
間にトランジスタ２を接続して、制御端子Ｃ１からの電
流駆動によってＰＮＰＮ素子１をオンさせスイッチ端子
Ｓ１、Ｓ２間を閉じ制御端子Ｃ２からの電流駆動により
トランジスタ２をオンさせ、ＰＮＰＮ素子１のＰゲート
ＧＰ，カソードＫ間を短絡させることによりＰＮＰＮ素
子１をオフさせ、その結果スイッチ端子Ｓ１、Ｓ２間を
オフさせる様構成されている。

しかし乍ら、ＰＮＰＮ素子には素子内部の実効ゲートＧ
Ｐ′と外部端子として引き出されているゲート端子ＧＰ
との間にゲート内部抵抗３が存在するのでオン状態にあ
るＰＮＰＮ素子１をオフさせようとしてＰゲートＧＰと
カソードＫを短絡しても上記したゲート内部抵抗３には
通電電流の一部が流れることから電圧降下がゲート内部
抵抗３に生じＰＮＰＮ素子１の内部ゲートＧＰ′とカソ
ードＫ間に電位差が生じる。

この結果、内部ゲートＧＰ′とカソードＫ間の電位差が
ＰＮＰＮ素子１をオン保持させるに足りる程、十分の通
電電流がＰＮＰＮ素子１を流していれば、ＰＮＰＮ素子
１はトランジスタ２によってもはやオフ出来なくなり、
この時の通電電流以上の電流値では、外部ゲートＧＰか
らのオフ制御は不能となる。

以上説明したように、ＰＮＰＮ素子の製造過程から必然
的存在するゲート内部抵抗がオフ制御可能な通電電流を
小さく抑えており、従来例の回路では大電流をオフ制御
することは困難であった。

特に第１図図示の回路を半導体集積回路化する際には、
上述のゲート内部抵抗がより大きくなり、ますます第１
図図示の回路ではオフ制御が困難となる欠点がある。

本発明の目的は上述した従来技術の欠点をなくし、半導
体集積回路化に適したオフ制御容易な半導体スイッチ回
路を提供するにある。

本発明による半導体スイッチ回路は、２つのゲートを持
つＰＮＰＮ素子と、少なくとも１つのトランジスタと、
少なくとも１つのダイオードと、抵抗とから成り、トラ
ンジスタのコレクタはＰＮＰＮ素子の一方のゲートに接
続し、トランジスタのベースは抵抗を介してか、あるい
は直接にＰＮＰＮ素子の他方のゲートに接続してなる正
帰還回路と、ＰＮＰＮ素子とそのアノード又はカソード
のいずれか一方に接続した少なくとも１段のダイオード
とからなる直列回路とを並列接続して構成され、前記正
帰還回路をなすトランジスタのベースあるいはコレクタ
のいずれか一方の端子からの制御によってオン，オフ制
御されることを特徴とするものである。

以下図を用いて本発明の一実施例を詳細に説明する。

第２図ａは本発明による半導体スイッチ回路の第１の実
施例である。

図中、１はＰゲートＧＰとＮゲートＧＮを持つＰＮＰＮ
素子であり、２，６はＮＰＮトランジスタ、４は抵抗、
５はダイオードであり、Ｓ１、Ｓ２はスイッチ主端子、
Ｃ１、Ｃ２は制御端子である。

トランジスタ６のコレクタはＰＮＰＮ素子１のＮゲート
ＧＮに接続され、トランジスタ６のベースは抵抗４を介
してＰＮＰＮ素子１のＰゲートＧＰに接続され、トラン
ジスタ６とＰＮＰＮ素子１の一部とで等価ＰＮＰＮ回路
を構成している。

ＰＮＰＮ素子１のアノードはスイッチ主端子Ｓ１に接続
され、ＰＮＰＮ素子１のカソードはダイオード５を介し
てスイッチ主端子Ｓ２に接続される。

従って等価ＰＮＰＮ回路の一部をなすトランジスタ６の
エミツタもスイッチ主端子Ｓ２に接続されるのでスイッ
チ主端子Ｓ１、Ｓ２間にはＰＮＰＮ素子１と上記等価Ｐ
ＮＰＮ回路の２系統の正帰還回路が並列接続されている
ことになる。

トランジスタ６のベースにはオン制御用の制御端子Ｃ１
が接続されると共にトランジスタ２のコレクタが接続さ
れている。

トランジスタ２のエミッタはトランジスタ６のエミッタ
に接続され、オフ制御用の制御端子Ｃ２はトランジスタ
２のベースに接続されている。

次にこの回路の動作説明を行う。

制御端子Ｃ１に電流を流し込むと、トランジスタ６のベ
ースが駆動されるのでＰＮＰＮ素子１のアノードＡとＮ
ゲートＧＮとＰゲートＧＰとトランジスタ６とで構成さ
れる等価ＰＮＰＮ回路はオンする。

この時ＰＮＰＮ素子１のカソードとスイッチ主端子Ｓ２
間にはダイオード５が挿入されているため、ＰＮＰＮ素
子１のＰゲートＧＰ′、カソードＫ間には電流が流れず
、従ってＰＮＰＮ素子１のアノードＡ１カソードＫ間は
オンしない。

この結果、スイッチ主端子Ｓ１、Ｓ２間では上記等価Ｐ
ＮＰＮ回路がオンしていることになる。

上記等価ＰＮＰＮ回路はＰＮＰＮ素子と同様に自己保持
機能があるので、一度オンした後は制御端子Ｃ１からの
電流駆動停止後もオン状態を保持つづける。

スイッチ主端子Ｓ１、Ｓ２間をオフさせるには、まず、
制御端子Ｃ２からトランジスタ２のベースを電流駆動し
、トランジスタ２をオンさせてトランジスタ６のベース
，エミツタ間を短絡する。

この結果、トランジスタ６はオフするのでＰＮＰＮ素子
１のアノードＡ，ＮゲートＧＮ，ＰゲートＧＰとトラン
ジスタ６とで構成される等価ＰＮＰＮ回路はオフする。

この際ＰＮＰＮ素子１のＰゲートＧＰから抵抗４を介し
てトランジスタ６のベースへ帰還していた電流の全てを
トランジスタ２のコレクタによって吸収できるのでトラ
ンジスタ６による上記等価ＰＮＰＮ回路の完全なオフ制
御が可能となる。

従って、従来例の様な通電電流が増大すると、オフ制御
不能となることはなくなり、上記等価ＰＮＰＮ回路の保
持電流、すなわち切断電流容量を大きくすることが可能
となる。

他方ＰＮＰＮ素子１のアノードＡ，ＮゲートＧＮ，Ｐゲ
ートＧＰとトランジスタ６とで構成した、いわば個別ト
ランジスタの組み合せによる等価ＰＮＰＮ回路では、本
来のＰＮＰＮ素子とくらべてオン抵抗が大きいことと、
過大電流時に定電流出力特性を示して素子間の電圧降下
が増大して、電力損失の激増を招き著しくは素子破壊に
至る危険性がある。

しかし乍ら第２図ａに図示する回路においてはこの過大
電流時に於ける素子破壊の防止をダイオード５と抵抗４
とＰＮＰＮ素子１とが行なっている。

すなわち、スイッチ主端子Ｓ１、Ｓ２間のオン状態に於
て、通電電流が増大してくると抵抗４に流れる電流も増
大して抵抗４の電圧降下も増大する。

抵抗４の電圧降下がダイオード５の順電圧降下より大き
くなるとＰＮＰＮ素子１のＰゲートＧＰ、カソードＫが
順バイアスされ、ＰＮＰＮ素子１がオンする。

ＰＮＰＮ素子１が一度オンすれば、ＰＮＰＮ素子１のア
ノードＡ，ＮゲートＧＮ，ＰゲートＧＰとトランジスタ
６とで構成される等価ＰＮＰＮ回路のオン抵抗より、Ｐ
ＮＰＮ素子１のオン抵抗が低いので、ＰＮＰＮ素子１の
オン以後はスイッチ主端子Ｓ１、Ｓ２間の通電電流の大
部分がＰＮＰＮ素子１のアノードＡ、カソードＫ間を流
れるようになる。

従って、負荷回路の異状状態によって発生する過電流通
電時に於ても上述した様なスイッチ素子間の電圧降下は
増大せず、電力損失は漸増するにとどまり素子破壊を防
止することが可能となる。

以上説明したように本発明によれは、オフ制御の可能な
通電電流、すなわち切断電流容量が大きく、かつ破壊耐
量の大きい半導体スイッチ回路が得られる。

第２図ｂは本発明による半導体スイッチ回路の第２の実
施例で、第２図ａに示した第１の実施例の変型であり、
スイッチ回路のオン，オフ制御をトランジスタ６のコレ
クタから端子を引きだして行う様にした他は、第２図ａ
図示の実施例と同じであり、オン・オフ制御法について
のみ述べる。

まず、オン制御するには制御端子Ｃ３から電流を引き出
し、ＰＮＰＮ素子１のアノードＡ、ＮゲートＧＮ、Ｐゲ
ートＧＰで作られるＰＮＰトランジスタを駆動すること
によってＰゲートＧＰからトランジスタ６のベースを駆
動する。

この結果、トランジスタ６がオンして、第２図ａと同様
ＰＮＰＮ素子１のアノードＡ，ＮゲートＧＮ，Ｐゲート
ＧＰ、トランジスタ６とで構成される等価ＰＮＰＮスイ
ッチがオンして、スイッチ主端子Ｓ１、Ｓ２がオンする
。

ついで制御端子Ｃ３からのオン制御を停市して、制御端
子Ｃ４から電流を引き出してトランジスタ７のベースを
駆動すればＰＮＰＮ素子１のアノードＡ，ＮゲートＧＮ
間はトランジスタ７によって短絡されて、上記等価ＰＮ
ＰＮ回路の正帰還ループはトランジスタ７によって完全
に分断される。

この結果、上記等価ＰＮＰＮ回路はオフしてスイッチ主
端子Ｓ１、Ｓ２間がオフする。

なお、第２図ａ，ｂ図示の実施例においては、オフ時耐
圧の改善の目的から、ＰＮＰＮ素子１のＰゲートＧＰ、
カソードＫ間や、トランジスタ６のベース・エミツタ間
に抵抗を接続して実施することも勿論可能で、この際に
は、ＰＮＰＮ素子１の点弧感度やトランジスタ６の電流
増幅率を損わない程度に選べは良い。

さらにＰＮＰＮ素子１のＰゲートＧＰとトランジスタ６
のベース間に挿入されている抵坑４はＰＮＰＮ素子１内
のゲート内部抵抗で兼ねることも可能で、この場合抵抗
４は不用となる。

又、第２図ａ図示回路ではオフ制御をトランジスタ２に
よって行っているが、特にこの方法に限定したものでな
く、制御端子Ｃ１から直接電流を引き出す方法によって
オフ制御を行っても勿論良く、この場合も本発明の実施
例の効果が得られる。

さらに第２図ａ，ｂ図示回路と全く極性の反転した回路
でも本発明は実施可能である。

すなわち、第２図ａ，ｂ図示回路の各構成トランジスタ
（ＰＮＰＮ素子も含む）のエミツタ記号の矢印を逆向き
にし、ダイオードの整流方向を反対にすれば、第２図ａ
，ｂ図示回路とは電流、電圧極性の全く反転した、同一
の機能を有する回路ができる。

第３図ａは本発明による半導体スイッチ回路の第３の実
施例で、第２図ａ図示回路に対してトランジスタ８とダ
イオード１５を追加し、トランジスタ８のベース，エミ
ツタはそれぞれトランジスタ６のベース，エミツタに接
続し、トランジスタ８のコレクタはダイオード１５を介
してスイッチ主端子Ｓ１に接続したものである。

以下に動作説明を行う。

ＰＮＰＮ素子１のアノードＡ，ＮゲートＧＮ，Ｐゲート
ＧＰとトランジスタ６とで構成される等価ＰＮＰＮ回路
がオン時にはＰＮＰＮ素子１のＰゲートＧＰから抵抗４
を介してトランジスタ８のベースへ電流駆動されるので
トランジスタ８にも通電電流の一部が流れる。

一方、等価ＰＮＰＮ回路のオフ時にはＰゲートＧＰから
の電流駆動が停止するのでトランジスタ８もオフする。

このように等価ＰＮＰＮ回路のオン、オフ制御に合せて
、トランジスタ８もオン、オフする。

従って、トランジスタ８に流れる電流分だけ多くスイッ
チ主端子Ｓ１、Ｓ２間の切断電流能力を改善する効果が
ある。

なお、ダイオード１５はトランジスタ８の逆耐圧が低い
た場合に、これを保証する目的で挿入したもので、トラ
ンジスタ８の逆耐圧が高いか、逆耐圧を特に必要としな
い所でスイッチ回路を用いる場合には、ダイオード１５
は省略できる。

第３図ｂは本発明による半導体スイッチ回路の第４の実
施例で、第３図ａ図示回路の変型である。

すなわち、トランジスタ９とダイオード２５を設けトラ
ンジスタ９のベース，エミツタをそれぞれトランジスタ
６のコレクタとスイッチ主端子Ｓ１とに接続し、トラン
ジスタ９のコレクタはダイオード２５を介してスイッチ
主端子Ｓ２に接続したものである。

この回路構成においては、第３図ａのもとの同様に前記
した等価ＰＮＰＮ回路がオンするとトランジスタ９がト
ランジスタ６のコレクタから駆動されトランジスタ９の
コレクタ、エミツク間に通電電流の一部が流れる。

従って第３図ａ図示回路と同様に切断電流能力を改善す
る効果がある。

第４図は本発明による半導体スイッチ回路の第５の実施
例で、第２図ａ図示回路に対して、トランジスタ１８と
ダイオード１５，３５を新たに追加し、トランジスタ６
のエミツタはトランジスタ１８のベース、エミツタ接合
を介してスイッチ主端子Ｓ２に接続し、トランジスタ１
８のエミツタはスイッチ主端子Ｓ２に接続し、トランジ
スタ１８のコレクタはダイオード１５を介してスイッチ
主端子Ｓ１に接続したものである。

この回路構成は切断電流能力が改善される点を除いては
作用、効果は第２図ａ図示回路と同様であり、改善点に
ついてのみ以下に述べる。

ＰＮＰＮ素子１の一部とトランジスタ６とで構成される
前記した等価ＰＮＰＮ回路がオンすると、トランジスタ
１８のベースはトランジスタ６のエミツタから電流駆動
を受けトランジスタ１８がオンしてトランジスタ１８の
コレクタ、エミツタ間には通電電流の一部が流れる。

そして上記等価ＰＮＰＮ回路がオフするとトランジスタ
１８のベースえの電流駆動が停止するのでトランジスタ
１８も同時にオフする。

この様に上記等価ＰＮＰＮ回路のオン，オフに合わせて
トランジスタ１８もオン，オフする。

従って、トランジスタ１８に流れる電流分だけスイッチ
主端子Ｓ１、Ｓ２間の切断電流能力を増すことができる
効果が得られる。

なお、ダイオード３５はスイッチ主端子Ｓ２とトランジ
スタ６のベース間の電位差が、トランジスタ１８のベー
ス，エミツタ接合だけ上昇したことに合せてＰＮＰＮ素
子１のＰゲート電位を上げる目的で挿入したものであり
、又ダイオード１５はトランジスタ１８の逆耐圧が低い
場合、これを保証する目的で挿入したものである。

第５図は本発明による半導体スイッチ回路の第６の実施
例で、耐雑音性能をも改善した、オン，オフ制御容易な
半導体スイッチである。

この第５図図示回路は前記した第２図ａ図示の本発明の
第１の実施例に対してダイオード４５、５５を追加して
、耐雑音性を改善したものである。

以下改善点である耐雑音性の改良についてのみ記述する
。

オン，オフ制御法、過電流通電時の特性は、第２図ａ図
示回路と全く同一である。

オフ状態にあるスイッチ主端子Ｓ１、Ｓ２間に急激な電
圧変化を持ったパルス性の雑音が加わるとＰＮＰＮ素子
１のＰゲートＧＰ、ＮゲートＧＮの接合容量、トランジ
スタ６のコレクタ、ベース接合容量を通して容量を充電
する電流がトランジスタ６のベースに流れ込み、トラン
ジスタ６を駆動して、スイッチ主端子Ｓ１、Ｓ２間を誤
ってオンさせようとする。

しかし乍ら、この時同時にダイオード４５の接合容量を
通して充電電流がトランジスタ２のベースを駆動するの
で、トランジスタ２はオンして、前述のトランジスタ６
のベースに流れ込もうとした充電電流を吸収する。

この結果トランジスタ６は駆動されずスイッチ主端子Ｓ
１、Ｓ２間が誤ってオンすることは防止され、耐雑音性
が改善される。

なお、ダイオード５５はパルス性雑音印加後にダイオー
ド４５やＰＮＰＮ素子１内に残留する電荷を放電する目
的で挿入したものである。

この様に本発明は、耐雑音能力をも兼ね備えて実施する
ことも可能である。

なお、上記本発明の第３の実施例から第５の実施例の各
回路については、第２図ｂ図示の第２の実施例における
様にオン，オフ制御端子をＮＰＮトランジスタ６のコレ
クタ側から引き出して得られる変型や、オフ時耐圧改善
のために抵抗をＰＮＰＮ素子１のＰゲートＧＰ、カソー
ドＫ間やトランジスタ６，８，１８のベース，エミツタ
間に措入して得られる変型や、各回路の構成素子の極性
を反転して得られる回路等の各種回路様式での実施も勿
論可能である。

以上種々の実施例によって説明してきたように、本発明
はオフ制御の容易な、しかも過電流負荷時において素子
破壊に対して強い、オン，オフ制御可能な半導体スイッ
チ回路を得ることができる。

【図面の簡単な説明】

第１図は本発明の従来技術を説明するところの半導体ス
イッチ回路図、第２図ａは本発明による半導体スイッチ
回路の第１の実施例、第２図ｂは本発明による半導体ス
イッチ回路の第２の実施例で、第２図ａ図示回路の変型
回路、第３図ａは本発明の第３の実施例で、第３図ｂは
本発明の第４の実施例で、第３図ａの変型回路、第４図
は本発明の第５の実施例である半導体スイッチ回路図、
第５図は本発明の第６の実施例である半導体スイッチ回
路図を示す。 １・・・ＰＮＰＮ素子、２，６，８，１８・・・ＮＰＮ
トランジスタ、７，９・・・ＰＮＰトランジスタ、５，
１５，２５，３５，４５，５５・・・ダイオード、４・
・・抵抗、３・・・ゲート内部抵抗、Ｓ１、Ｓ２・・・
スイッチ主端子、Ｃ１、Ｃ２・・・制御端子。

Claims (1)

1. 【特許請求の範囲】 １ ２個のゲートを有するＰＮＰＮ素子と、少なくとも
   １個のトランジスタと、少なくとも１個のダイオードと
   から構成され、トランジスタのコレクタは上記ＰＮＰＮ
   素子の一方のゲートに接続され、トランジスタのベース
   はＰＮＰＮ素子の他方のゲートに接続されてなる正帰還
   回路と、上記ＰＮＰＮ素子とそのアノード又はカソード
   のいずれか一方に接続した少なくとも１段のダイオード
   とからなる直列回路とを並列接続し、上記正帰還回路を
   なすトランジスタのベースあるいはコレクタのいずれか
   一方の端子からの制御によってオンオフ制御されること
   を特徴とする半導体スイッチ回路。 ２ 正帰還回路をなすトランジスタのベースは抵抗を介
   してＰＮＰＮ素子の他方のゲートに接続されていること
   を特徴とする特許請求の範囲第１項記載の半導体スイッ
   チ回路。