DE3838962A1 - Zusammengesetzte halbleiteranordnung - Google Patents

Zusammengesetzte halbleiteranordnung

Info

Publication number
DE3838962A1
DE3838962A1 DE3838962A DE3838962A DE3838962A1 DE 3838962 A1 DE3838962 A1 DE 3838962A1 DE 3838962 A DE3838962 A DE 3838962A DE 3838962 A DE3838962 A DE 3838962A DE 3838962 A1 DE3838962 A1 DE 3838962A1
Authority
DE
Germany
Prior art keywords
control signal
electrode
arrangement according
semiconductor arrangement
signal input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE3838962A
Other languages
English (en)
Other versions
DE3838962C2 (de
Inventor
Satoshi Mori
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP62292707A external-priority patent/JPH01133413A/ja
Priority claimed from JP30808187A external-priority patent/JPH01147914A/ja
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE3838962A1 publication Critical patent/DE3838962A1/de
Application granted granted Critical
Publication of DE3838962C2 publication Critical patent/DE3838962C2/de
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7391—Gated diode structures
    • H01L29/7392—Gated diode structures with PN junction gate, e.g. field controlled thyristors (FCTh), static induction thyristors (SITh)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/10—Modifications for increasing the maximum permissible switched voltage
    • H03K17/107—Modifications for increasing the maximum permissible switched voltage in composite switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Electronic Switches (AREA)

Description

Die Erfindung betrifft eine zusammengesetzte Halbleiteranordnung für schnelle Schaltvorgänge, die eine hohe Durchbruchspannung sowie eine große Stromkapazität besitzt.
Fig. 1 zeigt ein Schaltbild einer Kaskoden BiMOS-Schaltung 1 (Kombination aus Bipolartransistor und MOSFET) als Beispiel einer herkömmlichen zusammengesetzten Leistungs-Halbleiteranordnung, wobei ein NPN-Bipolartransistor Q 1 und ein N-Kanal- Anreicherungs-Leistungs-MOSFET 2 in Reihe geschaltet sind. Als Bipolartransistor Q 1 wird ein Element verwendet, das eine hohe Durchbruchspannung sowie eine große Stromkapazität besitzt.
Der Emitter des Bipolartransistors Q 1 ist an den Drainanschluß des Leistungs-MOSFET 2 angeschlossen. Als Leistungs-MOSFET 2 wird ein Element verwendet, das eine niedrige Durchbruchspannung von ungefähr 50 V und eine große Stromkapazität hat. Eine Freilaufdiode D 1 für hohe Frequenzen ist mit ihrer Kathode an den Kollektor C des Bipolartransistors Q 1 und mit ihrer Anode an den Sourceanschluß S des Leistungs-MOSFET 2 angeschlossen. Der Bipolartransistor Q 1 und der Leistungs- MOSFET 2 werden in Abhängigkeit von Signalpegeln, die an die Basis B des Bipolartransistors Q 1 und den Gateanschluß G 1 des Leistungs-MOSFET 2 angelegt werden, eingeschaltet (durchgeschaltet) bzw. ausgeschaltet (gesperrt), so daß die BiMOS- Schaltung 1 eingeschaltet bzw. ausgeschaltet wird.
Im Betrieb der BiMOS-Schaltung 1 gemäß Fig. 1 werden positive Potentiale und Erdpotentiale an den Kollektor C des Bipolartransistors Q 1 bzw. den Sourceanschluß S des Leistungs-MOSFET 2 angelegt. Wenn positive Spannungen an die Basis B des Bipolartransistors Q 1 und den Gateanschluß G des Leistungs-MOSFET 2 angelegt werden, so werden sowohl der Bipolartransistor Q 1 als auch der MOSFET 2 eingeschaltet, und somit wird die BiMOS- Schaltung 1 eingeschaltet.
Wenn die Basis B des Bipolartransistors Q 1 so vorgespannt ist, daß die BiMOS-Schaltung 1 nur in Abhängigkeit von dem Signal am Gateanschluß G 1 des Leistungs-MOSFET 2 eingeschaltet werden kann, so hängt die Einschaltzeit der BiMOS-Schaltung 1 nur von der Einschaltzeit des Leistungs-MOSFET 2 ab. In einem solchen Falle kann die Einschaltzeit der BiMOS-Schaltung 1 extrem verringert werden.
Um die BiMOS-Schaltung 1 auszuschalten, werden die positiven Spannungen, die an die Basis B des Bipolartransistors Q 1 und den Gateanschluß G 1 des Leistungs-MOSFET 2 angelegt sind, abgeschaltet. Bei einem Ausschalt-Übergang wird der Leistungs- MOSFET 2 ausgeschaltet, bevor das Ausschalten des Bipolartransistors Q 1 stattfindet. Infolgedessen geht der Emitter des Bipolartransistors Q 1 in einen Sperrzustand, so daß restliche Ladungsträger im Kollektor des Bipolartransistors Q 1 über die Basis B des Bipolartransistors Q 1 entladen werden.
Somit wird die Durchbruchspannung gleich der maximalen Kollektor-Basis-Spannung V CBO bei offenem Emitter des Bipolartransistors Q 1 aufgrund des Sperrzustandes des Emitters des Bipolartransistors Q 1 im Ausschalt-Übergang. Somit kann eine Schaltung mit höherer Durchbruchspannung als der normalen Durchbruchspannung, d. h. einer maximalen Kollektor-Emitter- Spannung V CEO bei offener Basis des Bipolartransistors Q 1 realisiert werden.
Bei der BiMOS-Schaltung 1 gemäß Fig. 1 wird der Bipolartransistor Q 1 in einer einstufigen Anordnung wegen des schnellen Schaltvorganges verwendet, und somit ist sein Stromverstärkungsfaktor klein. Somit ist es erforderlich, die Kapazität einer Basistreiberschaltung des Bipolartransistors Q 1 zu erhöhen, um dem Bipolartransistor Q 1 einen großen Basisstrom zuzuführen, um einen großen Strom durch die BiMOS-Schaltung 1 zu leiten. Dies führt zu einer Zunahme beim Stromverbrauch. Weiterhin ist der Widerstand des Bipolartransistors Q 1 im Einschaltzustand relativ hoch, und somit ist der Energieverbrauch des Bipolartransistors Q 1 im Einschaltzustand der BiMOS-Schaltung 1 in nachteiliger Weise hoch.
Fig. 2 zeigt ein Schaltbild einer anderen herkömmlichen Kaskoden-BiMOS-Schaltung, die einen N-Kanal Anreicherungs- Leistungs-MOSFET 3 zum Treiben eines Bipolartransistors Q 1 in FGT-Bauweise (gategesteuerter Feldeffekttransistor) und eine Zenerdiode ZD 1 aufweist, um restliche Ladungsträger im Kollektor des Bipolartransistors Q 1 beim Emitter-Sperrzustand des Bipolartransistors Q 1 rasch zu entladen. Die Zenerdiode ZD 1 ist mit ihrer Anode an den Sourceanschluß S des Leistungs-MOSFET 2 und mit ihrer Kathode an die Basis B des Bipolartransistors Q 1 angeschlossen. Die Zenerdiode ZD 1 hat eine Zenerspannung von einigen Volt.
Der Leistungs-MOSFET 3 ist mit seinem Gateanschluß an den Gateanschluß G 1 des Leistungs-MOSFET 2 angeschlossen, mit seinem Drainanschluß an den Kollektor C des Bipolartransistors Q 1 angeschlossen sowie mit seinem Sourceanschluß an die Basis B des Bipolartransistors Q 1 angeschlossen. Als Leistungs- MOSFET 3 kann ein Element von dem Typ mit hoher Durchbruchspannung und mittlerer Stromkapazität verwendet werden. Im übrigen ist die Anordnung die gleiche wie bei der Schaltung gemäß Fig. 1.
Im Betrieb der BiMOS-Schaltung 1 gemäß Fig. 2 werden positive Potentiale und Erdpotential an den Kollektor C des Bipolartransistors Q 1 bzw. den Sourceanschluß S des Leistungs-MOSFET 2 angelegt, und zwar in gleicher Weise wie bei der Schaltung gemäß Fig. 1. Wenn eine positive Spannung an den Gateanschluß G 1 angelegt wird, so werden die Leistungs-MOSFETS 2 und 3 zuerst eingeschaltet. Ein Basisstrom wird der Basis B des Bipolartransistors Q 1 über den Leistungs-MOSFET 3 zugeführt, um den Bipolartransistor Q 1 einzuschalten. Somit wird die BiMOS-Schaltung 1 eingeschaltet.
Um die BiMOS-Schaltung 1 auszuschalten, wird die an den Gateanschluß G 1 angelegte positive Spannung abgeschaltet. Die Leistungs-MOSFETS 2 und 3 werden dementsprechend ausgeschaltet, und somit bringt der Bipolartransistor Q 1 den Emitter in den Sperrzustand. Die restlichen Ladungsträger im Kollektor des Bipolartransistors Q 1 werden zum Sourceanschluß S durch die Basis B des Bipolartransistors Q 1 und die Zenerdiode ZD 1 in einer kurzen Zeitspanne von einigen Mikrosekunden (µs) entladen. Infolgedessen wird der Bipolartransistor Q 1 rasch ausgeschaltet, und somit nähert sich die Abschaltzeit der BiMOS-Schaltung 1 der des Leistungs-MOSFET 2, um einen schnellen Schaltvorgang zu ermöglichen.
Bei der Schaltung gemäß Fig. 2 ist es erforderlich, die Kapazität des Leistungs-MOSFET 3 in ausreichender Weise zu erhöhen, da der Leistungs-MOSFET 3 als Basistreiberschaltung für den Bipolartransistor Q 1 dient, und zwar aus dem gleichen Grunde wie bei der Schaltung gemäß Fig. 1. Ferner nimmt der Energieverbrauch in nachteiliger Weise zu, und zwar in gleicher Weise wie bei der Schaltung gemäß Fig. 1 aufgrund des Einschaltwiderstandes des Bipolartransistors Q 1.
Fig. 3 zeigt ein Schaltbild einer weiteren herkömmlichen Kaskoden-BiMOS-Schaltung gemäß einer Veröffentlichung in Electrical Society Technical Bulletin Teil II, Nr. 249, "Trend of Self-Suppressing Type Power Semiconductor Device", Seite 60, Juni 1987. Wie aus Fig. 3 ersichtlich, ist eine Freilaufdiode D 1 zwischen den Sourceanschluß und den Drainanschluß des Leistungs-MOSFET 2 geschaltet.
Ein Stromtransformator 4 ist auf der Leitung der Kollektorseite des Bipolartransistors Q 1 eingesetzt und mit seinem einen Ende an den Sourceanschluß S des Leistungs-MOSFET 2 und mit seinem anderen Ende an die Basis B des Bipolartransistors Q 1 über eine Diode D 3 angeschlossen. Ein Kondensator C 1 ist zwischen die Basis B des Bipolartransistors Q 1 und den Sourceanschluß S des Leistungs-MOSFET 2 geschaltet. Der Kollektor des Bipolartransistors Q 1 ist mit der Basis B des Bipolartransistors Q 1 über eine Diode D 4 und einen Widerstand R verbunden. Im übrigen ist der Aufbau der gleiche wie bei der Schaltung gemäß Fig. 2.
Im Betrieb der Schaltung gemäß Fig. 3 werden positive Potentiale und Erdpotential an den Kollektor C bzw. den Sourceanschluß S angelegt. Wenn sowohl der Bipolartransistor Q 1 als auch der Leistungs-MOSFET 2 in einem Ausschaltzustand sind, wird der Kondensator C 1 auf die Zenerspannung der Zenerdiode ZD 1 geladen. Beim Anlegen einer positiven Spannung an den Gateanschluß G 1 des Leistungs-MOSFET 2 wird der Leistungs-MOSFET 2 eingeschaltet, so daß die Emitterspannung des Bipolartransistors Q 1 verringert wird.
Wenn die Basis-Emitter-Spannung des Bipolartransistors Q 1 größer wird als ein vorgegebener Wert, so wird der Bipolartransistor Q 1 eingeschaltet, so daß ein Kollektorstrom zu fließen beginnt. Der Stromtransformator 4 induziert darauf ansprechend einen Strom, der seinerseits an die Basis B des Bipolartransistors Q 1 über die Diode D 3 angelegt wird. Sobald der Kollektorstrom durch den Bipolartransistor Q 1 zu fließen beginnt, fährt der Stromtransformator 4 fort, der Basis B des Bipolartransistors Q 1 in stabiler Weise einen Basistreiberstrom zuzuführen. Somit ist die BiMOS- Schaltung 1 eingeschaltet.
Wenn eine negative Spannung an den Gateanschluß G 1 des Leistungs-MOSFET 2 angelegt wird, wird der Leistungs-MOSFET 2 ausgeschaltet. Infolgedessen geht der Bipolartransistor Q 1 in den Emittersperrzustand. Somit werden restliche Ladungsträger im Kollektor des Bipolartransistors Q 1 durch die Basis B des Bipolartransistors Q 1 und die Zenerdiode ZD 1 entladen, und zwar in gleicher Weise wie bei der Schaltung gemäß Fig. 2. Somit wird die BiMOS-Schaltung 1 rasch ausgeschaltet.
Bei der Schaltung gemäß Fig. 3 hat der Bipolartransistor Q 1 eine einstufige Struktur, in ähnlicher Weise wie die Schaltung gemäß Fig. 1. Somit ist die Basistreiberschaltung gemäß Fig. 3 kompliziert, damit ein ausreichend großer Basisstrom dem Bipolartransistor Q 1 zugeführt wird, um einen großen Strom vom Kollektor C des Bipolartransistors Q 1 zum Sourceanschluß S des Leistungs-MOSFET 2 zu leiten. Der Energieverbrauch wird wegen der großen Kapazität der Basistreiberschaltung in nachteiliger Weise erhöht. Weiterhin wird die Baufläche für die Basistreiberschaltung in nachteiliger Weise vergrößert wegen des komplizierten Aufbaus der Basistreiberschaltung, was höhere Kosten mit sich bringt.
Aufgabe der Erfindung ist es daher, eine zusammengesetzte Halbleiteranordnung anzugeben, die einen niedrigen Energieverbrauch hat, mit geringen Kosten herstellbar ist und die Eigenschaften hoher Schaltgeschwindigkeit und hoher Durchbruchspannung besitzt.
Die zusammengesetzte Halbleiteranordnung gemäß der Erfindung weist folgende Merkmale auf: erste und zweite Stromversorgungsanschlüsse zum Anlegen von ersten bzw. zweiten Stromversorgungspotentialen; erste und zweite Steuersignalanschlüsse zum Anlegen von ersten bzw. zweiten Steuersignalen; ein Element vom statischen Induktionstyp (Influenzelement) mit einer ersten Elektrode, die an den ersten Stromversorgungsanschluß angeschlossen ist, mit einer Steuerelektrode, die an den ersten Steuersignalanschluß angeschlossen ist, und mit einer zweiten Elektrode; und einen MOSFET mit einer ersten Elektrode, die mit der zweiten Elektrode des Influenzelementes verbunden ist, mit einer zweiten Elektrode, die mit dem zweiten Stromversorgungsanschluß verbunden ist, und mit einer Steuerelektrode, die mit dem zweiten Steuersignalanschluß verbunden ist.
Die Erfindung wird nachstehend, auch hinsichtlich weiterer Merkmale und Vorteile, anhand der Beschreibung von Ausführungsbeispielen und unter Bezugnahme auf die beiliegende Zeichnung näher erläutert. Die Zeichnung zeigt in
Fig. 1 bis 3 Schaltbilder zur Erläuterung von herkömmlichen zusammengesetzten Leistungs- Halbleiteranordnungen,
Fig. 4 ein Schaltbild zur Erläuterung einer Ausführungsform einer zusammengesetzten Halbleiteranordnung gemäß der Erfindung,
Fig. 5 einen Querschnitt zur Erläuterung eines SI-Thyristors, der gemäß der Erfindung verwendet wird,
Fig. 6 einen Querschnitt zur Erläuterung einer zusammengesetzten Halbleiteranordnung gemäß Fig. 4, die auf einem Chip integriert ist, und in
Fig. 7 bis 9 Schaltbilder zur Erläuterung von anderen Ausführungsformen der zusammengesetzten Halbleiteranordnung gemäß der Erfindung.
Nachstehend wird eine Ausführungsform einer zusammengesetzten Halbleiteranordnung gemäß der Erfindung unter Bezugnahme auf Fig. 4 erläutert. In Fig. 4 weist diese zusammengesetzte Halbleiteranordnung einen N-Kanal Anreicherungs-Leistungs- MOSFET 2 mit einer relativ niedrigen Durchbruchspannung von beispielsweise etwa 50 V und mit einem relativ niedrigen Widerstand im Einschaltzustand (hohe Stromkapazität), einen Thyristor 11 mit statischer Induktion (Influenz), der nachstehend als SI-Thyristor bezeichnet wird und eine relativ hohe Durchbruchspannung und einen relativ niedrigen Widerstand im Einschaltzustand (hohe Stromkapazität) in der nachstehend beschriebenen Weise hat, sowie eine Freilaufdiode D 1 auf.
Die Kathode des SI-Thyristors 11 ist mit dem Drainanschluß des Leistungs-MOSFET 2 verbunden. Die Anode A des SI-Thyristors 11 ist mit der positiven Seite einer Stromquelle E 1 über eine Last 5 verbunden, und der Sourceanschluß S des Leistungs-MOSFET 2 ist mit der negativen Seite der Stromquelle E 1 verbunden. Die Freilaufdiode D 1 ist mit ihrer Kathode an die Anode A des SI-Thyristors 11 angeschlossen und mit ihrer Anode an den Sourceanschluß S des Leistungs-MOSFET 2 angeschlossen.
Der SI-Thyristor 11 kann einen Aufbau haben, der in Fig. 5 dargestellt ist, wobei Fig. 5 den allgemeinen Aufbau eines normalerweise eingeschalteten SI-Thyristors zeigt. Gemäß Fig. 5 ist eine p⁺-Typ-Schicht 31 auf der rückseitigen Oberfläche mit einer Anode 30 versehen, die mit einem Anodenanschluß A verbunden ist. Eine n-Typ-Schicht 32 ist auf der p⁺-Typ-Schicht 31 ausgebildet. Ferner sind p-Typ-Gateschichten 33 im Umfangsbereich einer Oberfläche der n-Typ-Schicht 32 ausgebildet. Gateelektroden 35, die mit einem Gateanschluß G 2 verbunden sind, sind auf den p-Typ-Gateschichten 33 ausgebildet.
Eine n⁺-Typ-Schicht 34 ist auf dem zentralen Bereich der Oberfläche der n-Typ-Schicht 32 vorgesehen. Eine Kathode 36, die mit einem Kathodenanschluß K verbunden ist, ist auf der n⁺-Typ-Schicht 34 ausgebildet. Zwischen dem Anodenanschluß A und dem Kathodenanschluß K sind eine Last 16 und eine Stromquelle E S in Reihe geschaltet. Der Gateanschluß G 2 ist mit dem Kathodenanschluß K über einen Schalter SW 1 und eine Stromquelle E G verbunden.
Im Betrieb des SI-Thyristors gemäß Fig. 5 werden, wenn der Schalter SW 1 sich im AUS-Zustand befindet, positive und negative Potentiale von der Stromquelle E G an den Anodenanschluß A bzw. den Kathodenanschluß K angelegt, so daß ein Strom durch die p⁺-Typ-Schicht 31, die n-Typ-Schicht 32 und die n⁺-Typ-Schicht 34 in dieser Reihenfolge fließt.
Wenn der Schalter SW 1 eingeschaltet wird, so wird ein p-n-Übergang, der von den p-Typ-Gateschichten 33 und den n-Typ- und n⁺-Typ-Schichten 32 und 34 gebildet wird, in Sperrichtung vorgespannt. Eine Verarmungsschicht dehnt sich aus und schnürt einen Kanal ab, der von den p-Typ-Gateschichten 33 umgeben ist, so daß der SI-Thyristor abgeschaltet wird.
Im Falle eines normalerweise abgeschalteten SI-Thyristors muß eine Vorwärts- oder Durchlaßspannung zwischen den Gate- und Kathodenanschlüssen angelegt werden, um den SI-Thyristor abzuschalten.
Im allgemeinen kann bei einem SI-Thyristor die Durchbruchspannung bis zu einem Wert von etwa 700 V erhöht werden, auch wenn die Kanalbreite sehr klein ist und beispielsweise nur einige Mikrometer (µm) beträgt. Somit kann ein SI-Thyristor mit einer höheren Durchbruchspannung als 700 V leicht realisiert werden, indem man die Kanalbreite vergrößert. Weiterhin hat ein SI-Thyristor im allgemeinen einen niedrigen Widerstand im Einschaltzustand und hat somit nur einen geringen Strom- bzw. Energieverbrauch.
Nachstehend wird der Betrieb der Schaltung gemäß Fig. 4 näher erläutert. Zunächst wird angenommen, daß der SI-Thyristor 11 vom normalerweise abgeschalteten Typ ist. Um die zusammengesetzte Halbleiteranordnung 1 A einzuschalten, werden positive Spannungen an den Gateanschluß G 1 des Leistungs-MOSFET 2 und den Gateanschluß G 2 des SI-Thyristors 11 angelegt. Darauf ansprechend werden der Leistungs-MOSFET 2 und der SI-Thyristor 11 eingeschaltet, so daß ein Strom von der Stromquelle E 1 durch die Last 5 und die zusammengesetzten Halbleiteranordnung 1 A fließt. Wenn die an die Gateanschlüsse G 1 und G 2 angelegten positiven Spannungen abgeschaltet werden, so werden der Leistungs-MOSFET 2 und der SI-Thyristor 11 abgeschaltet, so daß die zusammengesetzten Halbleiteranordnung 1 A abgeschaltet wird.
Nun wird angenommen, daß der SI-Thyristor 11 ein normalerweise eingeschalteter SI-Thyristor ist. Um die zusammengesetzte Halbleiteranordnung 1 A einzuschalten, werden positive Potentiale und Erdpotential an den Gateanschluß G 1 des Leistungs-MOSFET 2 bzw. den Gateanschluß G 2 des SI-Thyristors 11 angelegt. Darauf ansprechend werden der Leistungs-MOSFET 2 und der SI-Thyristor 11 eingeschaltet, so daß ein Strom von dem Anodenanschluß A zum Sourceanschluß S fließt, und zwar in ähnlicher Weise wie oben beschrieben. Wenn negative Spannungen an die Gateanschlüsse G 1 und G 2 angelegt werden, werden der Leistungs-MOSFET 2 und der SI-Thyristor 11 abgeschaltet. Somit wird die zusammengesetzte Halbleiteranordnung 1 A abgeschaltet.
Bei der oben beschriebenen Ausführungsform ist der bei der herkömmlichen Schaltung gemäß Fig. 1 vewendete Bipolartransistor Q 1 durch den SI-Thyristor 11 ersetzt worden, der ein Bauelement vom Spannungstreibertyp ist, das einen relativ niedrigen Widerstand im Einschaltzustand hat, so daß der Stromverbrauch und damit der Energieverbrauch extrem verringert werden kann. Weiterhin sind sowohl der Leistungs-MOSFET 2 als auch der SI-Thyristor 11 Majoritätsträger-Bauelemente, die keine restlichen Ladungsträger in der Zeit des Abschaltens erzeugen, so daß die Abschaltzeit extrem verringert werden kann.
Weiterhin kann eine Anordnung mit einer Durchbruchspannung von ungefähr 1000 V in ähnlicher Weise wie bei einer herkömmlichen BiMOS-Schaltung realisiert werden, in dem man die Kanalbreite des SI-Thyristors auf einen Wert von etwa 10 µm vergrößert.
Fig. 6 zeigt einen Querschnitt zur Erläuterung eines Ausführungsbeispiels für die Struktur einer zusammengesetzten Halbleiteranordnung gemäß der Erfindung, wobei die zusammengesetzte Halbleiteranordnung gemäß Fig. 4 mit SI-Thyristor 11 und Leistungs-MOSFET 2 auf einem Chip integriert ist. Wie aus Fig. 6 ersichtlich, ist eine p-Typ-Schicht 22 auf ihren hinteren und vorderen Oberflächen mit einer Anodenschicht 21 bzw. einer n--Typ-Schicht 23 mit Aussparungen versehen. Tiefe p-Typ- Schichten 24 sind in Bodenflächen der Aussparungen der n--Typ- Schicht 23 beispielsweise durch selektive Diffusion ausgebildet. Gateelektroden 25 sind auf den p-Typ-Schichten 24 ausgebildet, so daß ein SI-Thyristor zur Verfügung steht.
Es sind p-Typ-Schichten 26 durch selektive Diffusion im Umfangsbereich der Oberfläche der n--Typ-Schichten 23 ausgebildet, die von den Aussparungen umgeben ist. Ferner sind n⁺-Typ-Schichten 27 selektiv durch Diffusion in den Oberflächen p-Typ- Schichten 26 vorgesehen. Sourceelektroden 28 sind auf den n⁺-Typ-Schichten 27 ausgebildet, und eine Gateisolierschicht 29 ist auf dem Bereich der Oberfläche der n--Typ-Schicht 23 zwischen den p-Typ-Schichten 26 vorgesehen. Eine Gateelektrode 30 a ist auf der Gateisolierschicht 29 ausgebildet, und somit steht ein Leistungs-MOSFET zur Verfügung. Somit steht eine vollständige zusammengesetzte Halbleiteranordnung mit einem SI-Thyristor und einem Leistungs-MOSFET zur Verfügung, die auf einem Chip integriert sind.
Fig. 7 zeigt ein Schaltbild einer anderen Ausführungsform der zusammengesetzten Halbleiteranordnung gemäß der Erfindung. Bei dieser Ausführungsform sind die Gateanschlüsse G 1 und G 2 der Schaltung gemäß Fig. 4 zsuammengeschaltet und mit einem Gateanschluß G 1 angedeutet. Eine Zenerdiode ZD 2 ist neu vorgesehen, um den Leistungs-MOSFET 2 zu schützen. Ein Schalter SW 2 und eine Stromquelle E 2 sind neu vorgesehen, um die EIN- und AUS-Zustände der zusammengesetzten Halbleiteranordnung 1 A mit einem einzigen Signal über den gemeinsamen Gateanschluß G 1 zu steuern, wenn man es mit der Schaltung gemäß Fig. 4 vergleicht.
Die Zenerdiode ZD 2 ist mit ihrer Kathode an den Gateanschluß G 1 des Leistungs-MOSFET 2 und mit ihrer Anode an den Sourceanschluß S des Leistungs-MOSFET 2 angeschlossen. Der Gateanschluß G 1 ist mit der positiven Seite der Stromquelle E 2 über den Schalter SW 2 verbunden, und der Sourceanschluß S ist mit der negativen Seite der Stromquelle E 2 verbunden. Im übrigen ist der Aufbau der gleiche wie bei der Schaltung gemäß Fig. 4.
Unter der Annahme, daß der SI-Thyristor 11 von normalerweise ausgeschalteter Bauart ist, wird der Betrieb der Schaltung gemäß Fig. 7 nachstehend erläutert. Wenn der Schalter SW 2 eingeschaltet wird, so wird eine positive Spannung der Stromquelle E 2 an den Gateanschluß G 1 angelegt. Darauf ansprechend, werden der SI-Thyristor 11 und der Leistungs-MOSFET 2 eingeschaltet. Somit wird die zusammengesetzte Halbleiteranordnung 1 A eingeschaltet, so daß ein Strom von der Stromquelle E 1 durch die Last 5 und die zusammengesetzte Halbleiteranordnung 1 A fließt. Wenn der Schalter SW 2 ausgeschaltet wird, werden der SI-Thyristor 11 und der Leistungs-MOSFET 2 abgeschaltet, und somit wird die zusammengesetzte Halbleiteranordnung 1 A ausgeschaltet. In dem Falle, wo der SI-Thyristor 11 vom normalerweise eingeschalteten Typ ist, wird eine positive Spannung auch an den Gateanschluß G 1 beim Einschalten des Schalters SW 2 angelegt, und zwar in ähnlicher Weise wie oben. Darauf ansprechend, wird der Leistungs-MOSFET 2 eingeschaltet. Was den SI-Thyristor 11 anbetrifft, so bleibt er im EIN-Zustand, da er vom normalerweise eingeschalteten Typ ist. Somit wird die zusammengesetzte Halbleiteranordnung 1 A eingeschaltet, wenn der Leistungs-MOSFET 2 leitet. Wenn der Schalter SW 2 ausgeschaltet wird, so wird der Leistungs-MOSFET 2 abgeschaltet, obwohl der SI-Thyristor 11 vom normalerweise eingeschalteten Typ im EIN-Zustand bleibt. Somit wird die zusammengesetzte Halbleiteranordnung 1 A im nicht leitenden Zustand des Leistungs- MOSFET 2 abgeschaltet.
Bei dieser Ausführungsform kann die zusammengesetzte Halbleiteranordnung leicht mit einem einzigen Signal gesteuert werden. Infolgedessen kann die Treiberschaltung für die zusammengesetzte Halbleiteranordnung 1 A in ihrer Struktur vereinfacht werden, um Kosten zu verringern.
Fig. 8 zeigt ein Schaltbild einer weiteren Ausführungsform der zusammengesetzten Halbleiteranordnung gemäß der Erfindung. Diese zusammengesetzte Halbleiteranordnung ist ebenfalls zur Steuerung mit einem einzigen Signal geeignet.
Wie aus Fig. 8 ersichtlich, hat ein NPN-Transistor Q 2 einen Kollektor, der über eine Stromquelle E 3 geerdet ist, einen Emitter, der mit einem Gateanschluß G 1 verbunden ist, und eine Basis, die an einen Steuersignaleingang 6 angeschlossen ist. Ein PNP-Transistor Q 3 hat einen Kollektor, der über eine Stromquelle E 4 mit einem Sourceanschluß S verbunden ist, einen Emitter, der mit dem Gateanschluß G 1 verbunden ist, und eine Basis, die an den Steuersignaleingang 6 angeschlossen ist. Somit bilden die NPN- und PNP-Transistoren komplementäre Transistoren. Eine Freilaufdiode D 1 ist zwischen den Drainanschluß und den Sourceanschluß eines Leistungs-MOSFET 2 geschaltet. Im übrigen ist der Aufbau der gleiche wie bei der Schaltung gemäß Fig. 7.
Unter der Annahme, daß der SI-Thyristor 11 vom normalerweise ausgeschalteten Typ ist, wird der Betrieb der Schaltung gemäß Fig. 8 nachstehend erläutert. Wenn eine positive Spannung an den Steuersignaleingang 6 angelegt wird, so wird der NPN- Transistor Q 2 eingeschaltet und der PNP-Transistor Q 3 abgeschaltet, so daß die positive Spannung der Stromquelle E 3 über den NPN-Transistor Q 2 an den Gateanschluß G 1 angelegt wird. Darauf ansprechend werden sowohl der Leistungs-MOSFET 2 als auch der SI-Thyristor 11 eingeschaltet, so daß ein Strom durch den Anodenanschluß A und den Sourceanschluß S fließt. Somit wird die zusammengesetzte Halbleiteranordnung 1 A eingeschaltet.
Wenn eine negative Spannung an den Steuersignaleingang 6 angelegt wird, so wird der NPN-Transistor Q 2 abgeschaltet und der PNP-Transistor Q 3 eingeschaltet, so daß die negative Spannung der Stromquelle E 4 an den Gateanschluß G 1 angelegt wird. Darauf ansprechend, werden sowohl der Leistungs-MOSFET 2 als auch der SI-Thyristor 11 abgeschaltet, so daß der Strom, der durch den Anodenanschluß A und den Sourceanschluß S fließt, abgeschaltet wird. Somit wird die zusammengesetzte Halbleiteranordnung 1 A abgeschaltet.
In dem Falle, wo der SI-Thyristor 11 vom normalerweise eingeschalteten Typ ist, erhält der Gateanschluß G 1 dann, wenn eine positive Spannung an den Steuersignaleingang 6 angelegt wird, eine positive Spannung in der oben beschriebenen Weise. Darauf ansprechend, wird der Leistungs-MOSFET 2 eingeschaltet. Der SI-Thyristor 11 vom normalerweise eingeschalteten Typ bleibt im EIN-Zustand, wenn nicht eine negative Spannung an seinen Gateanschluß angelegt wird. Somit wird die zusammengesetzte Halbleiteranordnung 1 A eingeschaltet.
Wenn eine negative Spannung an den Steuersignaleingang 6 angelegt wird, so erhält der Gateanschluß G 1 in der oben beschriebenen Weise eine negative Spannung. Darauf ansprechend, werden sowohl der Leistungs-MOSFET 2 als auch der SI-Thyristor 11 abgeschaltet, und somit wird die zusammengesetzte Halbleiteranordnung abgeschaltet. Bei dieser Ausführungsform werden ähnliche Vorteile erhalten wie bei der oben beschriebenen Ausführungsform gemäß Fig. 7.
Fig. 9 zeigt ein Schaltbild einer weiteren Ausführungsform der zusammengesetzten Halbleiteranordnung gemäß der Erfindung. Bei dieser Ausführungsform sind die Transistoren Q 2 und Q 3 der Schaltung gemäß Fig. 8 ersetzt durch einen n-Kanal- Leistungs-MOSFET 7 und einen P-Kanal-Leistungs-MOSFET 8. Im übrigen sind der Aufbau und die Wirkungsweise die gleichen wie bei der Schaltung gemäß Fig. 8.
Bei dieser Ausführungsform gemäß Fig. 9 sind die Leistungs- MOSFETS 7 und 8, die Spannungstreiberelemente bilden, anstelle der Transistoren Q 2 und Q 3 vorgesehen, und somit kann der Stromverbrauch und damit der Energieverbrauch weiter verringert werden, wenn man es mit der Schaltung gemäß Fig. 8 vergleicht.
Bei den Ausführungsformen gemäß Fig. 4 und 7 kann der N-Kanal- Leistungs-MOSFET 2 ersetzt werden durch einen P-Kanal-Leistungs- MOSFET. In diesem Falle ist es erforderlich, den Spannungspegel, der an den Gateanschluß des Leistungs-MOSFET 2 gemäß Fig. 4 angelegt wird, und die Polarität der Stromquelle E 2 gemäß Fig. 7 umzukehren. Weiterhin kann der SI-Thyristor 11 ersetzt werden durch andere Bauelemente vom statischen Induktionstyp, beispielsweise durch einen statischen Induktionstransistor, um die gleichen Wirkungen wie bei den oben beschriebenen Ausführungsformen zu erzielen.

Claims (18)

1. Zusammengesetzte Halbleiteranordnung, gekennzeichnet durch
  • - erste und zweite Stromquellenanschlüsse (A, S) zum Anlegen von ersten bzw. zweiten Stromquellenpotentialen;
  • - erste und zweite Steuersignaleingänge (G 1, G 2) zum Anlegen von ersten bzw. zweiten Steuersignalen;
  • - ein Bauelement (11) vom statischen Induktionstyp mit einer ersten Elektrode, die mit einem ersten Stromquellenanschluß (A) verbunden ist, mit einer Steuerelektrode, die mit dem ersten Steuersignaleingang (G 2) verbunden ist, und mit einer zweiten Elektrode; und
  • - einen MOSFET (2) mit einer ersten Elektrode, die mit der zweiten Elektrode des Bauelementes (11) vom statischen Induktionstyp verbunden ist, mit einer zweiten Elektrode, die mit dem zweiten Stromquellenanschluß (S) verbunden ist, und mit einer Steuerelektrode, die mit einem zweiten Steuersignaleingang (G 1) verbunden ist.
2.Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet,
daß die ersten und zweiten Steuersignaleingänge (G 1, G 2) einen gemeinsamen Steuersignaleingang (G 1) bilden, an den ein gemeinsames Steuersignal als erstes und zweites Steuersignal angelegt wird,
daß die zusammengesetzte Halbleiteranordnung (1 A) einen Steuersignalgenerator aufweist, der an den gemeinsamen Steuersignaleingang (G 1) angeschlossen ist, um das gemeinsame Steuersignal zu erzeugen,
und daß die Steuerelektroden des Bauelements (11) vom statischen Induktionstyp und der MOSFET (2) beide an den gemeinsamen Steuersignaleingang (G 1) angeschlossen sind.
3. Halbleiteranordnung nach Anspruch 2, dadurch gekennzeichnet, daß der Steuersignalgenerator folgendes aufweist:
  • - einen Schalter (SW 2) und
  • - eine erste Stromquelle (E 2), die mit dem Schalter (SW 2) zwischen den gemeinsamen Steuersignaleingang (G 1) und den zweiten Stromquellenanschluß (S) in Reihe geschaltet ist, um ein erstes vorgegebenes Potential zu liefern.
4. Halbleiteranordnung nach Anspruch 2, dadurch gekennzeichnet, daß der Steuersignalgenerator folgendes aufweist:
  • - zweite und dritte Stromquellen (E 3, E 4) zur Lieferung von zweiten bzw. dritten vorgegebenen Potentialen,
  • - einen dritten Steuersignaleingang (6), an den ein drittes Steuersignal angelegt wird,
  • - einen ersten Transistor (Q 2, 7) vom ersten Leitfähigkeitstyp mit einer ersten Elektrode, die mit der zweiten Strom- Quelle (E 3) verbunden ist, mit einer zweiten Elektrode, die mit dem gemeinsamen Steuersignaleingang (G 1) verbunden ist, und mit einer Steuerelektrode, die mit dem dritten Steuersignaleingang (6) verbunden ist, und
  • - einen zweiten Transistor (Q 3, 8) vom zweiten Leitfähigkeitstyp mit einer ersten Elektrode, die mit dem gemeinsamen Steuersignaleingang (G 1) verbunden ist, mit einer zweiten Elektrode, die mit der dritten Stromquelle (E 4) verbunden ist, und mit einer Steuerelektrode, die mit dem dritten Steuersignaleingang (6) verbunden ist,
so daß das dritte Steuersignal von den ersten und zweiten Transistoren (Q 2, Q 3; 7, 8) in das gemeinsame Steuersignal umgewandelt wird, das an den gemeinsamen Steuersignaleingang (G 1) angelegt wird.
5. Halbleiteranordnung nach Anspruch 4, dadurch gekennzeichnet, daß der erste Transistor (Q 2) ein NPN-Transistor und der zweite Transistor (Q 3) ein PNP-Transistor ist.
6. Halbleiteranordnung nach Anspruch 4, dadurch gekennzeichnet, daß der erste Transistor (7) ein N-Kanal-Feldeffekttransistor ist und der zweite Transistor (8) ein P-Kanal-Feldeffekttransistor ist.
7. Halbleiteranordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß das eine der vorgegebenen zweiten und dritten Potentiale ein positives Potential und das andere Potential ein negatives Potential ist.
8. Halbleiteranordnung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß das Bauelement vom statischen Induktionstyp ein SI-Thyristor (11) ist.
9. Halbleiteranordnung nach Anspruch 8, dadurch gekennzeichnet, daß der SI-Thyristor (11) ein SI-Thyristor vom normalerweise abgeschalteten Typ ist.
10. Halbleiteranordnung nach Anspruch 8, dadurch gekennzeichnet, daß der SI-Thyristor (11) ein SI-Thyristor vom normalerweise eingeschalteten Typ ist.
11. Halbleiteranordnung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß das Bauelement vom statischen Induktionstyp ein statischer Induktionstransistor ist.
12. Halbleiteranordnung nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß der MOSFET (2) als N-Kanal-MOSFET ausgebildet ist.
13. Halbleiteranordnung nach einem der Ansprüche 1 bis 12, gekennzeichnet durch eine Diode (D 1), die mit ihrer Kathode an die erste Elektrode des Bauelementes (11) vom statischen Induktionstyp und mit ihrer Anode an die zweite Elektrode des MOSFET (2) angeschlossen ist.
14. Halbleiteranordnung nach einem der Ansprüche 1 bis 12, gekennzeichnet durch eine Diode (D 1), die mit ihrer Kathode und ihrer Anode an die erste bzw. zweite Elektrode des MOSFET (2) angeschlossen ist.
15. Halbleiteranordnung nach einem der Ansprüche 1 bis 14, gekennzeichnet durch eine Zenerdiode (ZD 2), die mit ihrer Kathode an den gemeinsamen Steuersignaleingang (G 1) und mit ihrer Anode an den zweiten Stromquellenanschluß (S) angeschlossen ist.
16. Halbleiteranordnung nach einem der Ansprüche 1 bis 15, dadurch gekennzeichnet, daß das Bauelement (11) vom statischen Induktionstyp eine relativ hohe Durchbruchspannung und einen relativ niedrigen Widerstand im Einschaltzustand aufweist.
17. Halbleiteranordnung nach einem der Ansprüche 1 bis 16, dadurch gekennzeichnet, daß der MOSFET (2) eine relativ niedrige Durchbruchspannung und einen relativ niedrigen Widerstand im Einschaltzustand aufweist.
DE3838962A 1987-11-18 1988-11-17 Zusammengesetzte halbleiteranordnung Granted DE3838962A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP62292707A JPH01133413A (ja) 1987-11-18 1987-11-18 複合形半導体装置
JP30808187A JPH01147914A (ja) 1987-12-03 1987-12-03 複合形半導体装置の駆動回路

Publications (2)

Publication Number Publication Date
DE3838962A1 true DE3838962A1 (de) 1989-06-08
DE3838962C2 DE3838962C2 (de) 1991-07-18

Family

ID=26559103

Family Applications (1)

Application Number Title Priority Date Filing Date
DE3838962A Granted DE3838962A1 (de) 1987-11-18 1988-11-17 Zusammengesetzte halbleiteranordnung

Country Status (2)

Country Link
US (1) US4945266A (de)
DE (1) DE3838962A1 (de)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4004186A1 (de) * 1990-02-12 1991-08-14 Siemens Ag Horizontalablenkstufe
DE4230319A1 (de) * 1991-09-13 1993-03-18 Fuji Electric Co Ltd Leistungsschaltende halbleitereinrichtung mit einem si-thyristor und einem in kaskade angeschlossenen mos-feldeffekttransistor
EP0551569A1 (de) * 1992-01-16 1993-07-21 Zaidan Hojin Handotai Kenkyu Shinkokai Statischer Induktionsthyristor mit MOS
EP0730349A3 (de) * 1995-03-01 1996-09-18 Bosch Gmbh Robert

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2657736A1 (fr) * 1990-01-31 1991-08-02 Sgs Thomson Microelectronics Circuit a resistance variable commandee en tension.
JP2778862B2 (ja) * 1991-10-14 1998-07-23 三菱電機株式会社 トランジスタ回路
DE19943785A1 (de) * 1998-09-25 2000-03-30 Siemens Ag Elektronische Schalteinrichtung mit mindestens zwei Halbleiterbauelementen
DE19902520B4 (de) 1999-01-22 2005-10-06 Siemens Ag Hybrid-Leistungs-MOSFET
DE19926109B4 (de) * 1999-06-08 2004-08-19 Infineon Technologies Ag Leistungsschalter
JP4354069B2 (ja) * 2000-02-08 2009-10-28 日本碍子株式会社 逆導通機能を有する半導体装置
DE10062026A1 (de) * 2000-12-13 2002-07-04 Siemens Ag Elektronische Schalteinrichtung
DE10101744C1 (de) * 2001-01-16 2002-08-08 Siemens Ag Elektronische Schalteinrichtung und Betriebsverfahren
JP5317413B2 (ja) * 2007-02-06 2013-10-16 株式会社東芝 半導体スイッチおよび当該半導体スイッチを適用した電力変換装置
US7777553B2 (en) * 2008-04-08 2010-08-17 Infineon Technologies Austria Ag Simplified switching circuit
US9455697B2 (en) * 2012-09-28 2016-09-27 Infineon Technologies Austria Ag Switch circuit with a first transistor device and a second transistor device connected in series
US9331068B2 (en) 2013-10-30 2016-05-03 United Silicon Carbide, Inc. Hybrid wide-bandgap semiconductor bipolar switches
US9148139B2 (en) 2014-01-13 2015-09-29 United Silicon Carbide, Inc. Monolithically integrated cascode switches
JP6223918B2 (ja) 2014-07-07 2017-11-01 株式会社東芝 半導体装置
US10290566B2 (en) * 2014-09-23 2019-05-14 Infineon Technologies Austria Ag Electronic component
US9793260B2 (en) * 2015-08-10 2017-10-17 Infineon Technologies Austria Ag System and method for a switch having a normally-on transistor and a normally-off transistor
US9564891B1 (en) 2015-10-28 2017-02-07 Crydom, Inc. Low conducted emission solid state switch
US9871510B1 (en) 2016-08-24 2018-01-16 Power Integrations, Inc. Clamp for a hybrid switch

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3700071A1 (de) * 1986-01-07 1987-07-09 Fuji Electric Co Ltd Halbleiterschalter

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4663547A (en) * 1981-04-24 1987-05-05 General Electric Company Composite circuit for power semiconductor switching
JPS61288616A (ja) * 1985-06-17 1986-12-18 Fuji Electric Co Ltd 半導体装置
CH668667A5 (de) * 1985-11-15 1989-01-13 Bbc Brown Boveri & Cie Leistungshalbleitermodul.

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3700071A1 (de) * 1986-01-07 1987-07-09 Fuji Electric Co Ltd Halbleiterschalter

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
HERFURTH,Michael: BIMOS - Kaskode mit SIPMOS und SIRET als hochsperrender schneller Halbleiter- schalter, In: Siemens Components 25 (1987) H.6, S.221-224 *
MACEK,Otto: Der SIT - ein neuer Transistortyp, In:Elektronik 8/22.04.83, S.55,56 *
N.N.. Trend of Self-Suppressing Type Power Semi- conductor Device, In: Electrical Society TechnicalBulletin Teil II, Nr.249, 1987, S.60 *

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4004186A1 (de) * 1990-02-12 1991-08-14 Siemens Ag Horizontalablenkstufe
DE4230319A1 (de) * 1991-09-13 1993-03-18 Fuji Electric Co Ltd Leistungsschaltende halbleitereinrichtung mit einem si-thyristor und einem in kaskade angeschlossenen mos-feldeffekttransistor
EP0551569A1 (de) * 1992-01-16 1993-07-21 Zaidan Hojin Handotai Kenkyu Shinkokai Statischer Induktionsthyristor mit MOS
US5323028A (en) * 1992-01-16 1994-06-21 Zaidan Hojin Handotai Kenkyu Shinkokai MOS composite static induction thyristor
EP0730349A3 (de) * 1995-03-01 1996-09-18 Bosch Gmbh Robert

Also Published As

Publication number Publication date
US4945266A (en) 1990-07-31
DE3838962C2 (de) 1991-07-18

Similar Documents

Publication Publication Date Title
DE3838962C2 (de)
DE19628131C2 (de) Gatespannungsbegrenzung für eine Schaltungsanordnung
DE19817767C2 (de) Halbleiter-Leistungsschaltung
DE102005031139B4 (de) Halbleitervorrichtung
DE3628857C2 (de)
EP0665634A1 (de) Schaltungsanordnung mit einem Feldeffekttransistor
DE3126525A1 (de) "spannungsgesteuerter halbleiterschalter und damit versehene spannungswandlerschaltung"
DE19814675A1 (de) Ausgabeschaltung für einen Leistungs-IC mit hoher Durchbruchsspannung
EP0106059A1 (de) Halbleiterschalter mit einem abschaltbaren Thyristor
DE4216810C2 (de) Steuerschaltung für einen Leitfähigkeitsänderungs-MISFET
DE102014114085B3 (de) Ansteuerschaltung für rückwärtsleitfähige IGBTs
EP0582125B1 (de) Ansteuerschaltung für einen Leistungs-MOSFET mit sourceseitiger Last
DE3700071A1 (de) Halbleiterschalter
DE3546524C2 (de)
DE3838964C2 (de)
DE2640621B2 (de) Halbleiter-Schalteinrichtung
DE3727948C2 (de)
DE3604173A1 (de) Lateraltransistor
DE69532315T2 (de) Halbleitervorrichtung zur Speisung, Rückleitung und Entmagnetisierung einer induktiven Last
DE2606304A1 (de) Treiberschaltung zur steuerung der leitfaehigkeit eines halbleiterbauelements
EP1259989B1 (de) Monolithisch integriertes halbleiterbauelement
DE10249893A1 (de) Halbleiterschaltung
DE19709233A1 (de) Treiberschaltung
DE2431523C3 (de) Halbleiter-Sprechweg-Schaltanordnung
DE3810536A1 (de) Halbleiterschaltkreis

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
D2 Grant after examination
8364 No opposition during term of opposition
8320 Willingness to grant licences declared (paragraph 23)
8339 Ceased/non-payment of the annual fee