DE3628857C2 - - Google Patents

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Description

Die Erfindung bezieht sich auf eine Halbleitereinrichtung nach dem Oberbegriff des Anspruches 1.
Aus der DE-OS 30 08 034 ist eine Halbleitereinrichtung bekannt, bei der Anschlüsse für eine Elektrode an einer Diode verbessert sind, indem inselförmige Bereiche in die angrenzende Halbleiterschicht eindiffundiert sind.
Konventionell sind verschiedene Strukturen beekannt und für Hochleistungs-, Hochgeschwindigkeits- und Hochfrequenzeinrichtungen mit einem geringen Durchlaßwiderstand angewandt.
Fig. 1 zeigt eine Querschnittsansicht einer Struktur eines konventionellen monolithischen MOSFETs von veränderbarer Leitfähigkeit. Zuerst wird unter Bezugnahme auf Fig. 1 der konventionelle MOSFET von veränderlicher Leitfähigkeit (im folgenden als CAT-Einrichtung bezeichnet) beschrieben. Kurz gesagt, die CAT-Einrichtung ist so ausgelegt, daß ein n⁺- Typ-Halbleitersubstrat, welches ein Drain-Gebiet in der planaren, vertikalen DSAMOS-Typ-(diffusionsselbstausgerichteter MOS)-Struktur bildet, wobei ein konventionelles, doppeltes Diffusionsverfahren benutzt wird, durch eine p⁺-Typ- Drain/Kollektor-Schicht ersetzt wird. Insbesondere weist die CAT-Einrichtung ein p-Typ-(p⁺-Typ)-Halbleitersubstrat 7 auf, welches ein Drain-/Kollektor-Gebiet ist, das eine hohe Störstellenkonzentration hat, weiterhin eine n-Typ epitaxiale Schicht 6, die eine Drain-Drift-Schicht ist und epitaxial auf die Oberfläche des p⁺-Typ-Halbleitersubstrates 7 aufgebracht ist, als Basisgebiete in vorbestimmten Gebieten auf einer Oberfläche der n-Typ epitaxialen Schicht 6 gebildete Inselgebiete 5, als Source/Emitter-Gebiete auf einer Oberfläche der p-Typ-Inselgebiete gebildete n⁺-Typ-Störstellendiffusionsgebiete 4, durch eine dünne gate-isolierende Schicht 3 auf der n-Typ epitaxialen Schicht 6 zwischen den benachbarten p-Typ-Inselgebieten 5 gebildete Gate-Elektroden 2, eine auf den p-Typ-Inselgebieten 5 und den Störstellendiffusionsschichten 4 gebildete Source/Emitter-Elektrode 1. Eine Drain/Kollektor-Elektrode 8 ist auf der anderen Oberfläche des p⁺-Typ-Substrates 7 gebildet.
Die Gate-Elektrode 2 ist gebildet, indem sie sich bis zu den n⁺-Typ-Source/Emitter-Gebieten 4 erstreckt, so daß eine Inversionsschicht, d. h., ein Kanal, in dem p-Typ-Inselgebiet unmittelbar darunter in Abhängigkeit von der angelegten Spannung gebildet wird.
Das n⁺-Gebiet 4 und das p-Typ-Inselgebiet 5 werden durch Ionenimplantation und Diffusion gebildet, wobei als Maske die dünne gate-isolierende Schicht 3 mit z. B. SiO2 und die Gate-Elektrode 2 benutzt werden. Elektronen fließen durch den Weg der Source/Emitter-Elektrode 1, des n⁺-Source/Emitter- Gebietes 4, der in dem Gebiet unmittelbar unter der Gate-Elektrode 2 in dem p-Typ-Inselgebiet 5 gebildeten Inversionsschicht, der Drain-Drift-Schicht 6 und der Drain/Kollektorschicht 7.
Die Source/Emitter-Elektrode 1 ist mit einem Source-Emitter- Anschluß S/E verbunden, die Gate-Elektrode 2 ist mit einem Gate-Anschluß G verbunden, und die Drain-Kollektor-Elektrode 8 ist mit einem Drain-Kollektor-Anschluß D/C verbunden.
Fig. 2 zeigt das Ersatzschaltbild der in Fig. 1 gezeigten CAT-Einrichtung.
Die in Fig. 1 gezeigte CAT-Einrichtung weist idealerweise auf: eine Reihenverbindung eines MOSFETs mit einem n⁺-Typ- Gebiet 4 als Source, einem p-Typ-Inselgebiet 5 als Kanalgebiet und einer n-Typ epitaxialen Schicht 6 als Drain, sowie eine Pin-Diode D2 mit der n-Typ epitaxialen Schicht 6 als ihre Kathode und einem p⁺-Typ-Substrat 7 als ihre Anode. Wie jedoch in dem Ersatzschaltbild von Fig. 2 gezeigt ist, hat die CAT-Einrichtung unausweichlich einen parasitären Thyristor mit einem npn-Transistor TR1 mit dem n⁺-Typ-Störstellendiffusionsgebiet 4 als sein Emitter, dem p-Typ-Gebiet 5 als seine Basis und der n-Typ epitaxialen Schicht 6 als sein Kollektor und einen pnp-Transistor TR2 mit dem p-Typ-Gebiet 5 als sein Emitter, der n-Typ epitaxialen Schicht 6 als seine Basis und dem p⁺-Typ-Substrat als sein Kollektor.
Im folgenden werden die Eigenschaften und die Wirkung der in Fig. 1 und 2 gezeigten CAT-Einrichtung beschrieben.
Zuerst werden einfach die Eigenschaften beschrieben. Wenn ein Anschluß G und ein Anschluß S/E kurzgeschlossen werden und eine Vorspannung in Sperrichtung zwischen einem Anschluß D/C und dem Anschluß S/E angelegt wird, liegt an einer Pin- Diode D2 eine Vorspannung in Sperrichtung an, das erzeugt eine Sperrcharakteristik bei Sperrspannung in der CAT-Einrichtung. Wenn der Anschluß G und der Anschluß S/E kurzgeschlossen werden und die Durchlaßvorspannung zwischen dem Anschluß D/C und dem Anschluß S/E angelegt wird, wird eine Diode D1 mit dem p-Typ-Inselgebiet 5 und der epitaxialen Schicht 6 in Sperrichtung vorgespannt, das ergibt eine Sperrcharakteristik bei Durchlaßvorspannung in der CAT-Einrichtung.
Unter Bezugnahme auf die Fig. 1 und 2 wird im folgenden der Berieb der CAT-Einrichtung beschrieben.
Wenn die Spannung, die größer ist als die Schwellwertspannung des MOSFETs, zwischen dem Gate-Terminal G und dem Source/Emitter-Elektrodenterminal S/E angelegt wird, wird die Inversionsschicht, d. h., der Kanal, in dem p-Gebiet unterhalb der Gate-Elektrode 2 gebildet, so daß der MOSFET leitend (Ein-Zustand) gemacht wird, und Elektronen werden in die Drain-Drift-Schicht 6 injiziert. Zu der gleichen Zeit tritt ein Phänomen der Pin-Dioden-Tätigkeit in der Pin-Diode D2 auf, so daß Löcher von dem p⁺-Drain/Kollektor-Gebiet 7 in die Drain-Drift-Schicht 6 injiziert werden. Dieses bewirkt den Anstieg einer Leitfähigkeit der Drain-Drift- Schicht 6, so daß die CAT-Einrichtung mit niedrigem Durchlaßwiderstand eingeschaltet wird. In solch einem Fall wird der Anschluß S/E mit einer Masse oder einem negativen Potential verbunden, und der Anschluß D/C wird mit einem positiven Potential verbunden.
Damit die CAT-Einrichtung abgeschaltet wird, werden die Anschlüsse G und S/E kurzgeschlossen (d. h., sie werden auf das gleiche Potential gebracht), und die zwischen den Anschlüssen angelegte Spannung wird kleiner gemacht als die Schwellspannung der CAT-Einrichtung. Dadurch geht der MOSFET über in einen Aus-Zustand, so daß die Zuführung von Elektronen zu der Drain-Drift-Schicht 6 gestoppt wird. Wenn die Abschalttätigkeit der CAT-Einrichtung begonnen wird, ist eine große Anzahl von Minoritätsträgern (Löchern), die bis dann injiziert worden ist (während des Ein-Zustandes der Einrichtung), in der Drain-Drift-Schicht 6 konzentriert. Die Löcher werden in das p⁺-Gebiet 7 injiziert, so daß der Strom durch die entsprechende Menge von Löchern in das p-Typ-Gebiet 5 fließt. Wenn ein solches Phänomen andauert, wird der Betrag der Konzentration von Löchern in der Drain-Drift-Schicht 6 reduziert, während die CAT-Einrichtung langsam in einen Aus- Zustand übergeht. Damit die CAT-Einrichtung vollständig abgeschaltet wird, soll das Plasma aus nachbleibenden Löchern und Elektronen vollständig durch Rekombination und ähnliches ausgelöscht werden.
Das vorhergehende ist eine Beschreibung der Tätigkeit der CAT-Einrichtung, wenn zu der Zeit des Abschaltens der CAT- Einrichtung kein unerwünschtes Sperren, Latch-up-Effekt in dem parasitären Thyristor auftritt, der den parasitären Transistor TR1 und den parasitären Transistor TR2 aufweist. Das größte Problem mit der CAT-Einrichtung ist jedoch der parasitäre Thyristor, der einen Latch-up-Effekt bei niedrigen Strompegeln verursacht. Wenn und wann der parasitäre Thyristor einen Latch-up-Effekt verursacht und in den Ein- Zustand übergeht, hat die CAT-Einrichtung keine Kontrollfähigkeit über das Gate, und es wird schwierig, sie abzuschalten. Der Latch-up-Effekt des parasitären Thyristors ist durch die Tatsache verursacht, daß der parasitäre npn-Transistor TR1 und der parasitäre pnp-Transistor TR2 in dem Thyristorbereich eine gegenseitige positive Rückkopplungstätigkeit bei hohen Stromdichten zu der Zeit des Abschaltens der CAT-Einrichtung vorsehen. Die Bedingungen, daß der parasitäre Thyristor in einen Ein-Zustand durch den Latch-up- Effekt zu der Zeit des Abschaltens übergeht, sind, daß die Summe der entsprechenden Gleichstromverstärkungsfaktoren hFE des npn-Transistors TR1 und des pnp-Transistors TR2 größer als 1 ist, und daß der Spannungsabfall durch den Löcherstrom über den Widerstand Rs in dem p-Typ-Basisgebiet 5 des Transistors TR1 größer ist als die Sättigungsspannung zwischen dessen Emitter und Basis, d. h., größer als 0,4 bis 0,8 V bei 300°K.
Fig. 3 zeigt eine Querschnittsansicht einer anderen konventionellen CAT-Einrichtung, die zu einem gewissen Ausmaß den oben beschriebenen Latch-up-Effekt des parasitären Thyristors reduziert. Eine in Fig. 3 gezeigte modifizierte CAT- Einrichtung weist ein p⁺-Typ zentrales Basisgebiet 50 mit einer hohen Störstellenkonzentration auf, das in dem zentralen Bereich eines p-Typ-Basisgebietes 5 gebildet ist, sowie eine n⁺-Typ-Pufferschicht 9, die zwischen einer Drain-Drift- Schicht 6 und einer p⁺-Typ-Drain-/Kollektor-Schicht 7 gebildet ist. Die weitere Anordnung ist die gleiche wie die der in Fig. 1 gezeigten CAT-Einrichtung. Ein Ersatzschaltkreis der in Fig. 3 gezeigten, modifizierten CAT-Einrichtung ist identisch zu dem in Fig. 2 gezeigten Schaltkreis.
Die modifizierte CAT-Einrichtung ist so ausgelegt, daß der Gleichstromverstärkungsfaktor hFE eines parasitären npn- Transistors TR1 durch das p⁺-Typ zentrale Basisgebiet 50 mit einer hohen Störstellenkonzentration reduziert wird, und daß der Gleichstromverstärkungsfaktor hFE eines parasitären pnp- Transistors TR2 durch Steuern der Injizierung von Löchern von der p⁺-Typ-Drain/Kollektor-Schicht 7 in die Drain-Drift- Schicht 6 durch die n⁺-Typ-Pufferschicht 9 reduziert wird. Daher wird der Strompegel, der für den Latch-up-Effekt durch den parasitären Thyristor zu dem Zeitpunkt des Abschaltens der CAT-Einrichtung erforderlich ist, erhöht, so daß der parasitäre Thyristor nicht so leicht eingeschaltet werden kann.
Diese modifizierte CAT-Einrichtung hat Nachteile jedoch, indem der Latch-up-Effekt des parasitären Thyristors nicht vollständig eliminiert werden kann, auch wenn solch eine modifizierte CAT-Einrichtung benutzt wird, und indem die Zeit des Abschaltens der CAT-Einrichtung länger wird, weil die in der Drain-Drift-Schicht 6 angesammelten Löcher durch die p⁺-Typ-Drain/Kollektor-Schicht 7 zu dem Zeitpunkt des Abschaltens der CAT-Einrichtung blockiert sind.
Wie oben beschrieben wurde, hat die als Hochleistungs-, Hochgeschwindigkeits- und Hochfrequenzschalteinheit benutzte konventionelle CAT-Einrichtung den Nachteil eines schmalen Bereiches für die Betriebssteuerung durch das Gate (Gate- Steuerbereich), da die CAT-Einrichtung in einem Bereich betrieben werden sollte, der kleiner ist als der Strompegel, der nötig ist für den Latch-up-Effekt durch den parasitären Thyristor, dieser Strompegel entspricht den normalen Betriebsbedingungen, stattdessen muß bei niedrigen Strompegeln gearbeitet werden.
Aufgabe der Erfindung ist es daher, eine CAT-Einrichtung vorzusehen, bei der die oben beschriebenen Nachteile einer konventionellen CAT-Einrichtung verbessert werden, insbesondere soll eine Halbleitereinrichtung von geringer Größe vorgesehen werden, die in der Lage ist, einen Gate-Steuerbereich der CAT-Einrichtung zu vergrößern sowie deren Abschalteigenschaft zu verbessern, indem ein Strompegel erhöht wird, wie er für einen Latch-up-Effekt durch einen parasitären Thyristor nötig ist.
Erfindungsgemäß ist die Halbleitereinrichtung durch die Merkmale des Anspruches 1 gekennzeichnet.
Da die Injizierung von Ladungsträgern von dem Halbleiterinselgebiet vom zweiten Leitungstyp mit einer hohen Störstellenkonzentration in die Halbleiterschicht vom ersten Leitungstyp durch das Halbleitersubstrat vom ersten Leitungstyp gesteuert wird, wird der Gleichstromverstärkungsfaktor hFE klein, und der Strompegel, der für den Latch-up- Effekt des parasitären Transistors benötigt wird, wird erhöht.
Da zusätzlich das Halbleitergebiet vom zweiten Leitungstyp in einer Inselform gebildet ist, können die Ladungsträger, die in der Halbleiterschicht vom ersten Leitungstyp angesammelt sind, wirksam zu dem Zeitpunkt des Abschaltens in das Äußere abgezogen werden, so daß die Abschalteigenschaften verbessert werden.
Bevorzugte Ausbildungen sind in den Unteransprüchen ausgeführt. Weitere Eigenschaften ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigt
Fig. 1 ein Diagramm, das die Struktur einer konventionellen MOSFET-(CAT)-Einrichtung mit variabler Leitfähigkeit zeigt, die ein Element hoher Leistung, hoher Geschwindigkeit und hoher Schaltfrequenz ist;
Fig. 2 ein Ersatzschaltbild der konventionellen CAT- Einrichtung;
Fig. 3 eine Querschnittsansicht, die eine Struktur einer konventionellen, verbesserten CAT-Einrichtung zeigt;
Fig. 4 einen Querschnitt durch eine Struktur einer Halbleitereinrichtung;
Fig. 5 ein Ersatzschaltbild der Halbleitereinrichtung; und
Fig. 6 einen Querschnitt durch eine Struktur einer Halbleitereinrichtung nach einer anderen Ausführungsform.
Im folgenden werden Ausführungsformen beschrieben. Die Teile jedoch, die mit der Beschreibung einer konventionellen Einrichtung übereinstimmen, werden in der folgenden Beschreibung der Ausführungsformen weggelassen.
Fig. 4 zeigt einen Querschnitt, der eine Struktur einer Halbleitereinrichtung einer Ausführungsform zeigt. In Fig. 4 haben Teile, in denen einer konventionellen Halbleitereinrichtung gleich sind oder ihnen entsprechen, gleiche Bezugszeichen.
Anders als bei der in Fig. 3 gezeigten konventionellen Halbleitereinrichtung weist die in Fig. 4 gezeigte Halbleitereinrichtung eine n⁺-Typ-Drain-/Kollektor- Schicht 10 mit einer hohen Störstellenkonzentration und ein p⁺-Typ-Halbleitergebiet bzw. p⁺-Typ-Drain/Kollektor-Gebiet 70 mit einer hohen Störstellenkonzentration auf, das in einer Inselform mit einer vorbestimmten Tiefe auf einer Oberfläche der Drain-/Kollektor-Schicht 10 gebildet ist. Das p⁺-Typ-Halbleitergebiet 70 ist so ausgelegt, daß es mit dem Source-/Emitter-Gebiet 4 ausgerichtet ist. Ein n⁺-Typ-Halbleitergebiet 100 zwischen dem p⁺-Typ- Halbleitergebiet 70 und einer n-Typ-Drain-Drift-Schicht 6 dient als n⁺-Typ-Pufferschicht. Ähnlich wie in Fig. 3 gezeigt ist, ist ein p⁺-Typ zentrales Basisgebiet 50 in dem zentralen Bereich eines p-Typ-Basisgebietes 5 gebildet. Ein parasitärer npn-Transistor in einem vertikalen MOSFET besteht aus dem n⁺-Typ-Source/Emitter-Gebiet 4, dem p-Typ- Basisgebiet 5, dem p⁺-Typ zentralen Basisgebiet 50, der n- Typ-Drain-Drift-Schicht 6 und der n⁺-Typ-Drain/Kollektor- Schicht 10, während ein parasitärer pnp-Transistor in dem MOSFET aus dem p-Typ-Basisgebiet 5, dem p⁺-Typ zentralen Basisgebiet 50, der n-Typ-Drain-Drift-Schicht 6, der n⁺- Typ-Drain/Kollektor-Schicht 10 und dem p⁺-Typ/Kollektor- Gebiet 70 besteht. Beide Transistoren bilden parasitäre Thyristor-Gebiete.
Fig. 5 zeigt ein Diagramm mit dem Ersatzschaltbild des in Fig. 4 gezeigten CAT-Elementes. In Fig. 5 sieht das Ersatzschaltbild des CAT-Elementes einen n-Kanal-MOSFET mit einer parasitären Pindiode D2 auf einer Drain/Kollektor-Seite der Einrichtung vor.
Im folgenden wird der Betrieb des CAT-Elementes beschrieben. Da das p⁺-Typ-Drain/Kollektor-Gebiet 70 teilweise auf der anderen Oberfläche der n⁺-Typ-Drain/Kollektor-Schicht 10 in Ausrichtung mit jedem n⁺-Typ-Source/Emitter-Gebiet 4 gebildet ist und die n⁺-Typ-Pufferschicht 100 auf der Bodenoberfläche des p⁺-Typ-Drain/Kollektor-Gebietes 70 gebildet ist, werden Löcher teilweise von dem p⁺-Typ-Drain/Kollektor-Gebiet 70 (ein p⁺-Emitter des parasitären pnp-Transistors) in die Drain-Drift-Schicht 6 injiziert, aber solche Injizierung wird durch die n⁺-Typ-Pufferschicht 100 begrenzt. Daher wird die Transporteffektivität in dem Basisbereich des parasitären pnp-Transistors reduziert und dessen Gleichstromverstärkungsfaktor hFE weitgehend verringert im Vergleich mit dem des konventionellen CAT-Elementes. Die von dem p⁺-Typ-Drain-/ Kollektor-Gebiet 70 injizierten Löcher fließen durch die Drain-Drift-Schicht 6 geradewegs in eine obere Richtung in der Zeichnung, wobei die Löcher zusammengedrückt werden. Ein kleiner Teil der Löcher erreicht den außenliegenden Bereich des p-Typ-Basisgebietes 5, und ein größerer Teil der Löcher erreicht das p⁺-Typ zentrale Basisgebiet 50 und eine Source/Emitter-Elektrode 1. Als Resultat wird der Spannungsabfall Vs über den Widerstand Rs in den Basisgebieten 5 und 50 aufgrund des Lochstromes kleiner im Vergleich mit dem des konventionellen CAT-Elementes. Da daher der Gleichstromverstärkungsfaktor hFE des parasitären pnp-Transistors in dem CAT- Element erniedrigt wird und der Spannungsabfall Vs in dem p-Typ-Basisgebiet 5 und dem p⁺-Typ zentralen Basisgebiet 50 des parasitären npn-Transistors klein wird, erzeugt der parasitäre Thyristor keinen Latch-up-Effekt bei Strompegeln, wie sie für einen Latch-up-Effekt in der konventionellen CAT-Einrichtung nötig sind. Das heißt, der für einen Latch- up-Effekt durch den parasitären Thyristor nötige Strompegel steigt erheblich an, so daß die CAT-Einrichtung leicht abgeschaltet werden kann, was wiederum in einer Verbesserung der hohen Geschwindigkeit und den Hochfrequenzschalteigenschaften davon resultiert. Da weiterhin die für einen Latch- up-Effekt durch den parasitären Thyristor nötigen Pegel in der erfindungsgemäßen CAT-Einrichtung wie oben beschrieben ansteigen, wird dessen Gate-Steuerbereich breiter als mit dem einer konventionellen CAT-Einrichtung verglichenen, und eine CAT-Einrichtung mit einer hohen Stromdichte kann erzielt werden, so daß die CAT-Einrichtung in einer kleinen Größe und mit geringen Kosten durch eine kleine Chip-Größe erreicht werden kann.
Bezüglich der Leitfähigkeitsänderung der Drain-Drift-Schicht 6 wird die effektive Lochinjizierung in die Drain-Drift- Schicht 6 von dem p⁺-Typ-Drain/Kollektor-Gebiet 70, das in einer Inselform gebildet ist und mit dem Source/Emitter- Gebiet 4 ausgerichtet ist, voll effektiv, und Leitfähigkeitsänderung aufgrund von Lochinjizierung in das Gebiet unmittelbar unter dem p⁺-Typ zentralen Basisgebiet 50 ist nicht notwendig. Die erfindungsgemäße Anordnung erlaubt im wesentlichen den gleichen Leitfähigkeitsveränderungseffekt wie in einer konventionellen CAT-Einrichtung, so daß die Durchlaßspannung davon verringert werden kann.
Da in einem konventionellen CAT-Element eine p⁺-Typ-Drain-/ Kollektor-Schicht 7 durch die Drain-Drift-Schicht 6 hindurch gebildet ist, werden Löcher, die sich während des Zeitpunktes des Abschaltens in der Drain-Drift-Schicht 6 angesammelt haben, durch die p⁺-Typ-Drain/Kollektor-Schicht 7 zu dem Zeitpunkt des Abschaltens blockiert und können daher nicht leicht hindurchgehen, während bei dem erfindungsgemäßen CAT- Element Löcher nur in dem schmalen Bereich des p⁺-Typ-Drain-/ Kollektor-Gebietes 70 blockiert werden, und die meisten Löcher können leicht durch die n⁺-Typ-Drain/Kollektor-Schicht 10, die um das Gebiet 70 herum ist, hindurchgehen, so daß das CAT-Element leicht abgeschaltet werden kann, und die Hochgeschwindigkeits- und Hochfrequenzschaltcharakteristik verbessert werden kann.
Fig. 6 zeigt eine Querschnittsansicht einer Halbleitereinrichtung nach einer anderen Ausführungsform. Die in Fig. 6 gezeigte Halbleitereinrichtung weist ein p⁺-Typ-Drain-/ Kollektor-Gebiet 70 auf, das in einer Inselform so gebildet ist, daß es mit einer Gate-Elektrode 2 ausgerichtet ist. Der Rest ist zu der in Fig. 4 gezeigten Einrichtung identisch. In der in Fig. 6 gezeigten Ausführungsform werden die Löcher nur an Punkten (d. h. unterhalb der Gate-Elektrode 2) der Drain-Drift-Schicht 6 injiziert, die die Leitfähigkeitsänderungen bewirken. Daher ist die gesamte Menge von injizierten Löchern sehr viel geringer. Daher erreicht eine geringere Menge von Löchern das p-Typ-Basisgebiet 5 und geht hindurch in eine Source/Emitter-Elektrode 1. Daher wird der Spannungsabfall Vs über den Widerstand Rs aufgrund des Lochstromes eines parasitären npn-Transistors klein. Da zusätzlich die Injizierung von Löchern von dem p⁺-Drain/Kollektor- Gebiet 70 durch eine n⁺-Typ-Pufferschicht 100 eingeschränkt wird, nimmt der Gleichstromverstärkungsfaktor hFE eines parasitären pnp-Transistors ab. Folglich nimmt ein Strompegel, der für einen Latch-up-Effekt durch einen parasitären Thyristor notwendig ist, ab. Das bedeutet, eine Anordnung des p⁺-Typ-Drain/Kollektor-Gebietes 70, wie es in Fig. 6 gezeigt ist, erlaubt die gleiche Effektivität, wie die der Halbleitereinrichtung der in Fig. 4 gezeigten Anordnung.
Obwohl das gezeigte CAT-Element in der obigen Ausführung als n-Typ ausgebildet ist, ist es für einen Durchschnittsfachmann klar, daß die Erfindung auch auf ein p-Typ-CAT-Element angewandt werden kann, in dem dann der Leitungstyp von jeder Schicht und jedem Gebiet in Fig. 1 entgegengesetzt ist.
Wie vorhergehend beschrieben ist, ist erfindungsgemäß der Halbleiter so ausgelegt, daß das Drain/Kollektor-Gebiet vom zweiten Leitungstyp in einer Inselform in dem vorbestimmten Gebiet in dem Drain/Kollektor-Gebiet vom ersten Leitungstyp gebildet ist, so daß der Strompegel, der für einen Latch-up- Effekt durch den parasitären Thyristor nötig ist, erhöht werden kann, daß dessen Gate-Steuerbereich breiter gemacht werden kann und daß dessen Abschalteigenschaften verbessert werden können, wodurch eine Halbleitereinrichtung mit der Fähigkeit zur Hochleistungs-, Hochgeschwindigkeits- und Hochfrequenzschalttätigkeit erzielt werden kann.

Claims (3)

1. Halbleitereinrichtung mit der Fähigkeit zu hoher Geschwindigkeits- und hoher Schaltfrequenztätigkeit mit:
einer ersten Halbleiterschicht (10) von einem ersten Leitungstyp mit einer hohen Störstellenkonzentration mit einer ersten Oberfläche und einer zweiten Oberfläche;
einer zweiten Halbleiterschicht (6) des ersten Leitungstypes, die auf der einen Oberfläche der ersten Halbleiterschicht (10) gebildet ist;
einem ersten Halbleiterinselgebiet (5, 50) von einem zweiten Leitungstyp, das in einer Inselform in einem vorbestimmten Gebieten auf einer Oberfläche der zweiten Halbleiterschicht (6) gebildet ist;
einem zweiten Halbleiterinselgebiet (4) des ersten Leitungstypes mit einer hohen Störstellenkonzentration, das in einer Inselform in einem vorbestimmten Gebiet auf einer Oberfläche des ersten Halbleiterinselgebietes (5, 50) gebildet ist;
einer Steuerelektrode (2), die durch eine dünne, isolierende Schicht in einem vorbestimmten Gebiet auf einer Oberfläche der zweiten Halbleiterschicht (6) und des ersten Halbleiterinselgebietes (5, 50) gebildet ist,
gekennzeichnet durch ein drittes Halbleiterinselgebiet (70) des zweiten Leitungstypes mit einer hohen Störstellenkonzentration, welches in einer Inselform auf der zweiten Oberfläche der ersten Halbleiterschicht (10) gebildet ist.
2. Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das dritte Halbleiterinselgebiet (70) in Ausrichtung mit dem zweiten Halbleiterinselgebiet (4) gebildet ist.
3. Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das dritte Halbleiterinselgebiet (70) in Ausrichtung mit der Steuerelektrode (2) gebildet ist.
DE19863628857 1985-08-27 1986-08-25 Halbleitereinrichtung Granted DE3628857A1 (de)

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JP19073585A JPS6248073A (ja) 1985-08-27 1985-08-27 半導体装置

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