JPS5855872A - 電子回路試験器 - Google Patents
電子回路試験器Info
- Publication number
- JPS5855872A JPS5855872A JP56154964A JP15496481A JPS5855872A JP S5855872 A JPS5855872 A JP S5855872A JP 56154964 A JP56154964 A JP 56154964A JP 15496481 A JP15496481 A JP 15496481A JP S5855872 A JPS5855872 A JP S5855872A
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- JP
- Japan
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- pulse
- comparator
- output
- sample
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- Pending
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R29/00—Arrangements for measuring or indicating electric quantities not covered by groups G01R19/00 - G01R27/00
- G01R29/02—Measuring characteristics of individual pulses, e.g. deviation from pulse flatness, rise time or duration
- G01R29/027—Indicating that a pulse characteristic is either above or below a predetermined value or within or beyond a predetermined range of values
- G01R29/0273—Indicating that a pulse characteristic is either above or below a predetermined value or within or beyond a predetermined range of values the pulse characteristic being duration, i.e. width (indicating that frequency of pulses is above or below a certain limit)
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体、主としてトランジスタＭＩ埋回路、Ｉ
Ｃ論環回路０７Ｉ４周波のスイッチング特性を試験する
電子回路試験器に＠する。
Ｃ論環回路０７Ｉ４周波のスイッチング特性を試験する
電子回路試験器に＠する。
ここで述べるトランジスタ鍮埋回路、ＩＣ−理回路のス
イッチング特性試験はこれらの区科Ｋｌ。
イッチング特性試験はこれらの区科Ｋｌ。
ＯＯレベルを入力し、出力の応答特性が１．０の規格に
入って−るか、否かをチェックする４のである。
入って−るか、否かをチェックする４のである。
従来、被測定試料が高周波で使用される場合、高層＃ｌ
Ｋよる特性の影譬、例えば基準蓋に討Ｔゐ遍嶌、波形の
拡がり等をチェックし、試験電圧として波高値ム、パル
ス幅ｔの基準パルスを被測定試料に入力し、その出力応
答波形をシンクロスコープで基準パルスと比較して、試
料の良否を判定してｉる。
Ｋよる特性の影譬、例えば基準蓋に討Ｔゐ遍嶌、波形の
拡がり等をチェックし、試験電圧として波高値ム、パル
ス幅ｔの基準パルスを被測定試料に入力し、その出力応
答波形をシンクロスコープで基準パルスと比較して、試
料の良否を判定してｉる。
第１図は被測定試料に基準パルスを入力したときの波形
を示す。図で（１）は披鳥錬Ａ１パルス−ｔ６の基準パ
ルス波形、（２）Ｖ！特性の良好な出力応答波形、（３
）は試料の劣化で基準レベルとしている０しるっ（４）
も不合格品でパルスの前部でピークをもち、後部が肩下
がりを示している。
を示す。図で（１）は披鳥錬Ａ１パルス−ｔ６の基準パ
ルス波形、（２）Ｖ！特性の良好な出力応答波形、（３
）は試料の劣化で基準レベルとしている０しるっ（４）
も不合格品でパルスの前部でピークをもち、後部が肩下
がりを示している。
これらの試験は、剣定者がオシロスコープにより目視で
波形−測してその良否を判定している。
波形−測してその良否を判定している。
近年、トランジスタ論場回路中ＩＣ論ｊ１回路が大量和
製造されるようにな力、これらを精度よく確実にしかも
迅速に測定すゐことが必要になった。
製造されるようにな力、これらを精度よく確実にしかも
迅速に測定すゐことが必要になった。
しかし、自動機による測定では波高値の測定が出来ない
ため、關験上精にの問題が残されている。
ため、關験上精にの問題が残されている。
本発明は以上の点に鑑みなされ念もので、被測電動に基
準パルスを入力し、その出力を他の標準パルスと比較し
て波形の応答特性を試験し、＃応答波形で高速パルスを
サンプリングして、パルス幅を測定する外、波高値及び
Ｏレベルのずれを測定する新規の半導体試験器を提供Ｔ
ｈものである。
準パルスを入力し、その出力を他の標準パルスと比較し
て波形の応答特性を試験し、＃応答波形で高速パルスを
サンプリングして、パルス幅を測定する外、波高値及び
Ｏレベルのずれを測定する新規の半導体試験器を提供Ｔ
ｈものである。
この目的のために本発明は、波高値ム、パルス幅ｔｏの
基準パルスをし電子回路に入力し、峨論理回路の田方波
形をＪｇ１比較器、第２比較器、第３比較器に入力し、
該第１比較器において該出力パルスの該波高値ＡＸＩＸ
−の基準電圧と比較され、骸比較された出力パルスで基
準クロックパルスをサンプリングし、該サンプリングさ
れたＫｌ（ａｋｌｌｌｋクロックパルスはカウンタに入
力され、叙カクンタの１数値で前記出力パルス波形のパ
ルス幅が試験され、Ｉｆ’亀２比板器におｈて、該出力
パルス波形の外縁の時間位Ｉｔ ｔａ ＋ ｔａ （ｔ
ｔ ＜ ｔａ ）ＶＣ対するＯレベルと波高値が比較さ
れ、Ｍ８３比較器において該出力パルスの内縁の時間位
置ｔ３＋ｔ＊（ｔｌ＜ｔａ＜ｔａ＜ｔｍ）に対するθレ
ベルと該波高値が比較され、＃第２、第３比較器の出力
ｔｆＯＲゲートを介してラッチ回路で構成される試験判
定（ロ）路に入力されることを特徴とした電子回路Ｋｍ
器である。
基準パルスをし電子回路に入力し、峨論理回路の田方波
形をＪｇ１比較器、第２比較器、第３比較器に入力し、
該第１比較器において該出力パルスの該波高値ＡＸＩＸ
−の基準電圧と比較され、骸比較された出力パルスで基
準クロックパルスをサンプリングし、該サンプリングさ
れたＫｌ（ａｋｌｌｌｋクロックパルスはカウンタに入
力され、叙カクンタの１数値で前記出力パルス波形のパ
ルス幅が試験され、Ｉｆ’亀２比板器におｈて、該出力
パルス波形の外縁の時間位Ｉｔ ｔａ ＋ ｔａ （ｔ
ｔ ＜ ｔａ ）ＶＣ対するＯレベルと波高値が比較さ
れ、Ｍ８３比較器において該出力パルスの内縁の時間位
置ｔ３＋ｔ＊（ｔｌ＜ｔａ＜ｔａ＜ｔｍ）に対するθレ
ベルと該波高値が比較され、＃第２、第３比較器の出力
ｔｆＯＲゲートを介してラッチ回路で構成される試験判
定（ロ）路に入力されることを特徴とした電子回路Ｋｍ
器である。
即ち、半導体測定試料に基準パルスを入力し、その出力
を他の基準パルスと比較さ（ることＫよル該試料の高側
ＲＫおける論理動作が正電にチェ、りされる。これによ
り従来の如く該出力応答波形をオシロスコープにて目視
によって判断する方法に比して迅速に試験が行える電子
回路試験器である。
を他の基準パルスと比較さ（ることＫよル該試料の高側
ＲＫおける論理動作が正電にチェ、りされる。これによ
り従来の如く該出力応答波形をオシロスコープにて目視
によって判断する方法に比して迅速に試験が行える電子
回路試験器である。
以下、！１図の波形及び第２図の冥施例に基づいて本発
明を説明する。
明を説明する。
縞２図において、第１標準パルス発乍祷ｌより第１図に
示す波高値ム、パルス−１・のパルス（１）が第２図の
被測定試料２に入力される。被測定試料２の出力は＃！
ｌ比較器ａに入力され、基準波高値ムのα＊に相当する
基準電圧Ｖｓでスライスし、該スライスされ電波測定試
料２の出力パルスはグする。サンプリングされ友クロッ
クパルスはカウンタ７にでカウントされ、該カウント数
によって被測定ｌＫ科２のパルス幅の良否が試験される
。
示す波高値ム、パルス−１・のパルス（１）が第２図の
被測定試料２に入力される。被測定試料２の出力は＃！
ｌ比較器ａに入力され、基準波高値ムのα＊に相当する
基準電圧Ｖｓでスライスし、該スライスされ電波測定試
料２の出力パルスはグする。サンプリングされ友クロッ
クパルスはカウンタ７にでカウントされ、該カウント数
によって被測定ｌＫ科２のパルス幅の良否が試験される
。
被測定試料２の出力パルスは第２比較器８、第３比板器
９に入力され、パルスの立上り、立下り、波高値、θレ
ベルが試験される。
９に入力され、パルスの立上り、立下り、波高値、θレ
ベルが試験される。
第２比較器８において、第１図に示す該出力パルスの時
刻ｔｌ＋ｔｌに対する立上シ、立下り、波高値及び０レ
ベルを試験する九めにｊＩ＊ Ｌｌに対応したトリガ信
号ｌＩ＆にて波高値の上限値Ｖｕ、出力パルスの立上り
、立下刃、波高値及びθレベルが試験されるが、この場
合トリガ信号ダｂＦｉ該出力パルスの内縁に対して試験
が行われる。このためにトリガ信号ｌｌｂの時間位置を
ｔｓ＋ｔａとする。トリガｊ’ ａ ＊ ｊ’ ｂの時
間位置関係はｔａ＜ｔｓ ＜ｔ、 ＜ ｔ、となってい
る。
刻ｔｌ＋ｔｌに対する立上シ、立下り、波高値及び０レ
ベルを試験する九めにｊＩ＊ Ｌｌに対応したトリガ信
号ｌＩ＆にて波高値の上限値Ｖｕ、出力パルスの立上り
、立下刃、波高値及びθレベルが試験されるが、この場
合トリガ信号ダｂＦｉ該出力パルスの内縁に対して試験
が行われる。このためにトリガ信号ｌｌｂの時間位置を
ｔｓ＋ｔａとする。トリガｊ’ ａ ＊ ｊ’ ｂの時
間位置関係はｔａ＜ｔｓ ＜ｔ、 ＜ ｔ、となってい
る。
第２図において第２及び第３比較器８．９の比較結果は
ＯＲゲート１０を介してラッチ回路で構成され念試験判
定回路１１に入力され被一定試料２の良否が判定される
。
ＯＲゲート１０を介してラッチ回路で構成され念試験判
定回路１１に入力され被一定試料２の良否が判定される
。
次に第２及び第３比較回路の一回路実施例を篤３図に基
づいて祝制する。
づいて祝制する。
図において被測定試料２の出力パルスは１１１２及び第
３比較器８．９に入力され、該出力パルスはコンパレー
タ１２．１３の入力端子１４．１５九入力されるコンパ
レータ１２１２）端子←）１６Ｋｒ１波高値の上限値の
電圧Ｖｕが印加され、コンパレータ１３の端子（ト）１
７には下限値の電圧Ｖｂが印加され、該出力パルスの波
高値及び０レベルが試験される。
３比較器８．９に入力され、該出力パルスはコンパレー
タ１２．１３の入力端子１４．１５九入力されるコンパ
レータ１２１２）端子←）１６Ｋｒ１波高値の上限値の
電圧Ｖｕが印加され、コンパレータ１３の端子（ト）１
７には下限値の電圧Ｖｂが印加され、該出力パルスの波
高値及び０レベルが試験される。
該出力パルスＶｏｕｔに対し％Ｖｘ、＜Ｖｏｕｔ＜Ｍｕ
・・・・・・ａ）ナラａ該出力ハルスＶｏｕｔはコンパ
レータ１２゜１３で比較され、負荷抵抗ＲＬを経てＡＮ
Ｄグー−ト１８に入力される。ＡＮＤゲート１８には端
子１９にトリガ信号１ｓｔ友は貞すが入力され、トリガ
信号の時刻ｔｌｔ ＬＳＩ Ｌ＃＃ ｔ４に対応した該
出力パルスが出力される。Ｖｏｕｔがα）式の範囲内で
あれば、コンパレータ１２，１３の出力としてＡＮＤグ
ー）１８より０レベルυが出力され、該０レベル（ト）
はラッチ回路で構成される試験判定回路１１より０レベ
ルυが出力される。着し王妃の該出力ハル）Ｉ、 ＶＯ
ｕ ｉが（１）式に適用されな６時はコンパレータ１２
．１３の出力としてＡＮＤゲート１８よ１ルベル■が出
力され、ＯＲゲートを経て試験回路１１よりルベル臣を
出力させる。
・・・・・・ａ）ナラａ該出力ハルスＶｏｕｔはコンパ
レータ１２゜１３で比較され、負荷抵抗ＲＬを経てＡＮ
Ｄグー−ト１８に入力される。ＡＮＤゲート１８には端
子１９にトリガ信号１ｓｔ友は貞すが入力され、トリガ
信号の時刻ｔｌｔ ＬＳＩ Ｌ＃＃ ｔ４に対応した該
出力パルスが出力される。Ｖｏｕｔがα）式の範囲内で
あれば、コンパレータ１２，１３の出力としてＡＮＤグ
ー）１８より０レベルυが出力され、該０レベル（ト）
はラッチ回路で構成される試験判定回路１１より０レベ
ルυが出力される。着し王妃の該出力ハル）Ｉ、 ＶＯ
ｕ ｉが（１）式に適用されな６時はコンパレータ１２
．１３の出力としてＡＮＤゲート１８よ１ルベル■が出
力され、ＯＲゲートを経て試験回路１１よりルベル臣を
出力させる。
以上、本発明によれば、被測定物上や出力波形の立上−
リ、立下りを基準パルスの規格値と比較して、パルス応
答に対する波形の良否が判定されるので、従来のオシロ
スコープによる波形観測に比べ、測定精度が高く出来、
かつ測定が迅速に行え為。ま九この試験器は半導体自動
試験装置に組入れ、測定の作業能率を向上出来る。
リ、立下りを基準パルスの規格値と比較して、パルス応
答に対する波形の良否が判定されるので、従来のオシロ
スコープによる波形観測に比べ、測定精度が高く出来、
かつ測定が迅速に行え為。ま九この試験器は半導体自動
試験装置に組入れ、測定の作業能率を向上出来る。
第１図は基準パルスと出力パルス、第２囚は本発明の実
施例、第３図は比較器の回路図を示す。 図中、１け標準パルス発生器、：ｌｊ被測定試料、３Ｆ
ｉ第１比較器、４Ｆｉ基準電圧、５Ｆｉゲ一ト回路、ゲ
ー）、１１は試験判定回路、１２．１３はコンバレー！
、１４〜１７け端子、１９Ｆｉトリガ信号１ ＆ ＋ｆ
ｂの入力１子を示す。 筆ｌ灰 ”
（２）基Ｙハ′ｌシス
４ト壱引−Ｉ’ｏ−３口 ｔｒ ｔ３ ｔ４ ｔｚ Ｃ３ノ 千金杉− （４） 手な」ト
施例、第３図は比較器の回路図を示す。 図中、１け標準パルス発生器、：ｌｊ被測定試料、３Ｆ
ｉ第１比較器、４Ｆｉ基準電圧、５Ｆｉゲ一ト回路、ゲ
ー）、１１は試験判定回路、１２．１３はコンバレー！
、１４〜１７け端子、１９Ｆｉトリガ信号１ ＆ ＋ｆ
ｂの入力１子を示す。 筆ｌ灰 ”
（２）基Ｙハ′ｌシス
４ト壱引−Ｉ’ｏ−３口 ｔｒ ｔ３ ｔ４ ｔｚ Ｃ３ノ 千金杉− （４） 手な」ト
Claims (1)
- 電子回路を基準パルスを用いて試験をする電子回路試験
器において、ｒＩＬ高値Ａ、パルス幅ｔｏの基準パルス
を該電子回路に入力し、＃電子Ｉ！ｌｌ路の出力パルス
を＃Ｉｌ比１ｍ！器、蘂２比較器、總３比横器に人力し
、該第１比較器において該出力は＃波高値ム×α−の基
準電圧と比較され、該比較された出力パルスで基準クロ
、クバルスをサンプリングし、該サンプリングされたａ
Ａｍ準クロックパルスはカウンタに入力され、該カウン
タの計数値で前記出力パルスのパルス幅が試験され、該
＃！２比軟器において、該出力パルス波形の外縁の時間
位置＊１＊ を禦（１＋＜１＊）［対する０レベルと＃
Ｌ高値が比較され、該ＩＩ３比較器において該出力パル
スの内縁）時間位置ｔｓｅ ｔ４（ｔｌ＜ｔｍ＜ｔａ＜
ｔｍ）Ｋ対す１０レベルと訳ｆＩＬ１１ｉｉ値が比較さ
れ、該嬉２゜！ｌ！３比ＩＩＩｔ器の出力はＯＲゲート
を介してラッチ−路で構成される試験判定回路に入力さ
れることを特徴とし電電子回路試験器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56154964A JPS5855872A (ja) | 1981-09-30 | 1981-09-30 | 電子回路試験器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56154964A JPS5855872A (ja) | 1981-09-30 | 1981-09-30 | 電子回路試験器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5855872A true JPS5855872A (ja) | 1983-04-02 |
Family
ID=15595748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56154964A Pending JPS5855872A (ja) | 1981-09-30 | 1981-09-30 | 電子回路試験器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5855872A (ja) |
-
1981
- 1981-09-30 JP JP56154964A patent/JPS5855872A/ja active Pending
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