JPS5854732A - Ｔｔｌ論理回路 - Google Patents
Ｔｔｌ論理回路Info
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- JPS5854732A JPS5854732A JP15199981A JP15199981A JPS5854732A JP S5854732 A JPS5854732 A JP S5854732A JP 15199981 A JP15199981 A JP 15199981A JP 15199981 A JP15199981 A JP 15199981A JP S5854732 A JPS5854732 A JP S5854732A
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- Japan
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- transistor
- circuit
- buffer circuit
- logic level
- collector
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＴＴＬ（）ランジスタ・トランジスタ。
ロジック）論理回路に係シ、特にスイッチングの過渡状
態において高インピーダンス状態′ｆｒ：通るようにし
て過渡電流の低減を計ったＴＴＬイン・々−タに関する
。
態において高インピーダンス状態′ｆｒ：通るようにし
て過渡電流の低減を計ったＴＴＬイン・々−タに関する
。
ＴＴＬインバータは半導体集積回路の基本素子として用
いられるものであり、ＰＮＰトランジスタまたはＮＰＮ
）ランジスタで構成されたインバータが知られている。
いられるものであり、ＰＮＰトランジスタまたはＮＰＮ
）ランジスタで構成されたインバータが知られている。
以下の説明は、ＮＰＮＩランジランで構成されたＴ Ｔ
Ｔ、インバータについて行うが、本発明はＰ Ｎ’
Ｐ ）ランジスタで構成され？ｃＴＴＬインバータにつ
いても適用され得る。
Ｔ、インバータについて行うが、本発明はＰ Ｎ’
Ｐ ）ランジスタで構成され？ｃＴＴＬインバータにつ
いても適用され得る。
従来のＴ ’ｆ” Ｌインバータは、ペースに印加され
た入力信号の位相を同方向位相と逆方向位相に分けるフ
ェーズスプリッタ用トランジスタと、上記同方向位相信
号を受けてこれを反転する反転用トランジスタと、この
反転用トランジスタにＩＮ列接続されており上記逆方向
位相信号を受けるオフバッファ回路とを備えており、入
力端に印加された入力信号を反転して出力端に１看るも
のであるが、出力端における信号の電位が高論理レベル
から低論理レベルに、或いはその逆に遷移するスイッチ
ングの過渡状態においては、オフバッファ回路と反転用
トランジスタが共に導通状態と々る期間があり、この期
間に大きな過渡電流が流れる。この過渡電流は電源電圧
に変動をもたらし、外部お□よび内部回路の誤動作の原
因となっていた。特に大規模集積論理回路においては、
多数のインバータにおける過渡電流が加算される結果、
上記誤動作は一層深刻々問題であった。
た入力信号の位相を同方向位相と逆方向位相に分けるフ
ェーズスプリッタ用トランジスタと、上記同方向位相信
号を受けてこれを反転する反転用トランジスタと、この
反転用トランジスタにＩＮ列接続されており上記逆方向
位相信号を受けるオフバッファ回路とを備えており、入
力端に印加された入力信号を反転して出力端に１看るも
のであるが、出力端における信号の電位が高論理レベル
から低論理レベルに、或いはその逆に遷移するスイッチ
ングの過渡状態においては、オフバッファ回路と反転用
トランジスタが共に導通状態と々る期間があり、この期
間に大きな過渡電流が流れる。この過渡電流は電源電圧
に変動をもたらし、外部お□よび内部回路の誤動作の原
因となっていた。特に大規模集積論理回路においては、
多数のインバータにおける過渡電流が加算される結果、
上記誤動作は一層深刻々問題であった。
本発明の目的は、上述の従来のＴＴＬインノ々−タにお
ける問題にかんがみ、フェーズスプリッタ用トランジス
タに替えて、オフバッファ回路駆動用トランジスタと反
転用トランジスタとを別々に設けるという構想に基づき
、ＴＴＬ論理回路において、スイッチングの過渡状態で
流れる過渡電流を低減し、それによりＴＴＬ論理回路の
誤動作を防止することにある。
ける問題にかんがみ、フェーズスプリッタ用トランジス
タに替えて、オフバッファ回路駆動用トランジスタと反
転用トランジスタとを別々に設けるという構想に基づき
、ＴＴＬ論理回路において、スイッチングの過渡状態で
流れる過渡電流を低減し、それによりＴＴＬ論理回路の
誤動作を防止することにある。
以下、本発明の実施例を添附の図面に基づいて従来例と
対比しながら説明する。
対比しながら説明する。
第」図は従来のＴＴＬインバータを示す回路図である。
第１図において、Ｔｒｌはフェーズスプリッタ用トラン
ジスタであり、入力端Ａを介してそのペースに印加され
る入力信号と同位相の出力をコレクタに、逆位相の出力
をエミッタに得る。ダーリントン接続されたトランジス
タＴｒｚおよびＴｉはオフバッファ回路を構成しており
、入力端Ａ カ低論理レベルのときにトランジスタＴｒ
ｌが非導通（オフ）と々ってそのコレクタＣに接続され
たトランジスタＴｒ８のペースが高論理レベルと々シ、
オフバッファ回路が導通（オン）して、トランジスタＴ
ｒｓのエミッタに接続された出力端りは高論理レベルと
なる。トランジスタＴ ｒ３に直列接続されたトランジ
スタ’］’ｒ４は反転用トランジスタであり、入力端Ａ
が高論理レベルのときにトランジスタＴｒｌがオンとな
ってそのエミッタに接続されたトランジスタＴｒ４のペ
ースＢが高論理レベルとなり、トランジスタＴｒ４はオ
ンとなるので、出力端りは低論理レベルと々る。出力端
りに接続された容量Ｃは出力線が持つ負荷容量である。
ジスタであり、入力端Ａを介してそのペースに印加され
る入力信号と同位相の出力をコレクタに、逆位相の出力
をエミッタに得る。ダーリントン接続されたトランジス
タＴｒｚおよびＴｉはオフバッファ回路を構成しており
、入力端Ａ カ低論理レベルのときにトランジスタＴｒ
ｌが非導通（オフ）と々ってそのコレクタＣに接続され
たトランジスタＴｒ８のペースが高論理レベルと々シ、
オフバッファ回路が導通（オン）して、トランジスタＴ
ｒｓのエミッタに接続された出力端りは高論理レベルと
なる。トランジスタＴ ｒ３に直列接続されたトランジ
スタ’］’ｒ４は反転用トランジスタであり、入力端Ａ
が高論理レベルのときにトランジスタＴｒｌがオンとな
ってそのエミッタに接続されたトランジスタＴｒ４のペ
ースＢが高論理レベルとなり、トランジスタＴｒ４はオ
ンとなるので、出力端りは低論理レベルと々る。出力端
りに接続された容量Ｃは出力線が持つ負荷容量である。
出力端ＤＫは負荷抵抗りが接続されている。トランジス
タＴｒｌのエミッタと接地間に直列接続されたダイオー
ドＤ、と抵抗Ｒ１け、反転用トランジスタＴｒ４がオフ
になるとき、そのベース電荷を引抜いてスイッチング速
度を速めるためのものである。
タＴｒｌのエミッタと接地間に直列接続されたダイオー
ドＤ、と抵抗Ｒ１け、反転用トランジスタＴｒ４がオフ
になるとき、そのベース電荷を引抜いてスイッチング速
度を速めるためのものである。
第２図に第１図の回路の点Ａ、Ｂ、Ｃ，Ｄにおける電圧
波形を示す。第２図に点線で示したスイッチングの過渡
状態で、以下に述べる如く太き々過渡電流が流れる。入
力端Ａが低論理レベルから高論理レベルに遷移する場合
の過渡電流を第３図について説明する。以下の説明につ
いては、トランジスタＴｒ１〜Ｔｒ４ｆ、オン状態Ｋ
スルヘー ス−ｘミｙタ間電圧”ｋｖＢ１１！（約０．
８ Ｖ）とし、ダイオＦＤｔのオン状態におけるカソー
ド呼アノード間電圧奢ＶＢＥより小のＶｆとする（約０
．５ Ｖ ）。入力端子Ａにおける入力信号の電圧がト
ランジスタ’ｌ’ｒｌのベース拳エミッタ間電圧ＶＢｌ
ｎとダイオードＤ１のカソード・アノード間電圧Ｖｆ
との和より小のときは、トランジスタ’ｌ’ｒ１はオ
フなので、そのコレクタＣは電源電圧■ＣＣにほぼ等［
バ、エミッタＢは接地電位に等しい。従って、トランジ
スタ、Ｔｒｌ、Ｔｉ３はオン、トランジスタＴｒ４はオ
フでを１、出力端りの電位はトランジスタＴｒｘのペー
ス電位から２段分のペース・エミッタ電圧２ＶＢＢを差
し引いたＶａｃ−２ＶＢＢＩ の高論理レベルＶｏｋ
となっている。
波形を示す。第２図に点線で示したスイッチングの過渡
状態で、以下に述べる如く太き々過渡電流が流れる。入
力端Ａが低論理レベルから高論理レベルに遷移する場合
の過渡電流を第３図について説明する。以下の説明につ
いては、トランジスタＴｒ１〜Ｔｒ４ｆ、オン状態Ｋ
スルヘー ス−ｘミｙタ間電圧”ｋｖＢ１１！（約０．
８ Ｖ）とし、ダイオＦＤｔのオン状態におけるカソー
ド呼アノード間電圧奢ＶＢＥより小のＶｆとする（約０
．５ Ｖ ）。入力端子Ａにおける入力信号の電圧がト
ランジスタ’ｌ’ｒｌのベース拳エミッタ間電圧ＶＢｌ
ｎとダイオードＤ１のカソード・アノード間電圧Ｖｆ
との和より小のときは、トランジスタ’ｌ’ｒ１はオ
フなので、そのコレクタＣは電源電圧■ＣＣにほぼ等［
バ、エミッタＢは接地電位に等しい。従って、トランジ
スタ、Ｔｒｌ、Ｔｉ３はオン、トランジスタＴｒ４はオ
フでを１、出力端りの電位はトランジスタＴｒｘのペー
ス電位から２段分のペース・エミッタ電圧２ＶＢＢを差
し引いたＶａｃ−２ＶＢＢＩ の高論理レベルＶｏｋ
となっている。
入力端Ａの信号レベルが’ｙＢＢ＋ｙｆに達すると、ト
ランジスタＴｒ１が導通し始め、それに伴って０点の電
位が下がシ始めてトランジスタＴｒｓ、Ｔｒｓは飽和し
なくなり、出力端りの電位も下がシ始める。入力端Ａの
信号レベルが２ＶＢＦｌに達すると、トランジスタＴｒ
４がオンに寿る。この時、Ｔｉ３も依然としてオンであ
ったので、瞬間的に電源’Ｖａ。
ランジスタＴｒ１が導通し始め、それに伴って０点の電
位が下がシ始めてトランジスタＴｒｓ、Ｔｒｓは飽和し
なくなり、出力端りの電位も下がシ始める。入力端Ａの
信号レベルが２ＶＢＦｌに達すると、トランジスタＴｒ
４がオンに寿る。この時、Ｔｉ３も依然としてオンであ
ったので、瞬間的に電源’Ｖａ。
からトランジスタ’ｌ’ｒ３．Ｔｒ４ｆｉｌ’介して接
地電源Ｖｓｓに大きな過渡電流が流れてしまう。入力端
Ａの信号レベルが２Ｖ”Ｂｌ！］より大きくなろうとす
ると（実際は２ＶＢＫでクランプされて電位は上らず）
大きなペース電流が流れてトランジスタＴｒｔｉｊ完全
に飽和し、そのコレクタＣの電位はトランジスタＴｒ１
のコレクターエミッタ間電圧■ｃＩ！ｌｉとトランジス
タＴｒｉのペース舎エミッタ間電圧ＶＢＨＩの和となり
、Ｔｒｌ、Ｔｉ３は完全にオフして出力端りの電位はト
ランジスタ’ｌ’ｒ４のコレクタ中エミッタ間電圧Ｖｃ
ｉに等しい低論理レベルＶＯＬに々る。
地電源Ｖｓｓに大きな過渡電流が流れてしまう。入力端
Ａの信号レベルが２Ｖ”Ｂｌ！］より大きくなろうとす
ると（実際は２ＶＢＫでクランプされて電位は上らず）
大きなペース電流が流れてトランジスタＴｒｔｉｊ完全
に飽和し、そのコレクタＣの電位はトランジスタＴｒ１
のコレクターエミッタ間電圧■ｃＩ！ｌｉとトランジス
タＴｒｉのペース舎エミッタ間電圧ＶＢＨＩの和となり
、Ｔｒｌ、Ｔｉ３は完全にオフして出力端りの電位はト
ランジスタ’ｌ’ｒ４のコレクタ中エミッタ間電圧Ｖｃ
ｉに等しい低論理レベルＶＯＬに々る。
入力端Ａの信号レベルが２ＶＢＥ］以上の高論理レベル
からＶＢＥ十Ｖｆ以下の低論理レベルに遮移する場合も
同様に、入力信号のレベルが２ＶＢＢのとき大きな過渡
電流か流れる。通常、高速動作及び出力論理レベルの安
定性を考慮した設計をするため、この過渡電流はどうし
ても大きなものとなってしまう。
からＶＢＥ十Ｖｆ以下の低論理レベルに遮移する場合も
同様に、入力信号のレベルが２ＶＢＢのとき大きな過渡
電流か流れる。通常、高速動作及び出力論理レベルの安
定性を考慮した設計をするため、この過渡電流はどうし
ても大きなものとなってしまう。
本発明は上記過渡電流を防止することを目的としており
Ｘ第４図および編５図について本発明の詳細な説明する
。
Ｘ第４図および編５図について本発明の詳細な説明する
。
第４図は本発明の一実施例によるＴＴＬインバータを示
す回路図である。第４図においては、第１図のフェーズ
スプリッタ用トランジスタＴｒｌに替えて、反転用トラ
ンジスタ駆動用トランジスタＴｒ！Ｉとオフバッファ回
路駆動用トランジスタＴｒ６ を用いている。トランジ
スタＴｒｉのベースは入力端Ａに接続されており、コレ
クタは負荷抵抗Ｒ４を介して１！ａ線ＶＯＯＫ接続され
ておシ、エミッタは反転用トランジスタＴｒ４０ペース
に接続されていると共に、反転用トランジスタ’ｌ’ｒ
４のオフ時におけるベース電荷引抜用のダイオードＤ２
および抵抗Ｒ６を介して接地されている。
す回路図である。第４図においては、第１図のフェーズ
スプリッタ用トランジスタＴｒｌに替えて、反転用トラ
ンジスタ駆動用トランジスタＴｒ！Ｉとオフバッファ回
路駆動用トランジスタＴｒ６ を用いている。トランジ
スタＴｒｉのベースは入力端Ａに接続されており、コレ
クタは負荷抵抗Ｒ４を介して１！ａ線ＶＯＯＫ接続され
ておシ、エミッタは反転用トランジスタＴｒ４０ペース
に接続されていると共に、反転用トランジスタ’ｌ’ｒ
４のオフ時におけるベース電荷引抜用のダイオードＤ２
および抵抗Ｒ６を介して接地されている。
Ｄ！およびＲ−単なる抵抗でもよい。トランジスタＴｒ
６のペースは抵抗Ｒ６を介して久方☆：；ａＡに接続さ
れておシ、コレクタはオフバッファ回路を構成するトラ
ンジスタＴｒ２のペースに接続されていると共に負荷抵
抗Ｒ茸ヲ介して電源ｆｆＭＶｃ ｏに接続されておシ、
エミッタはダイオードＤ３を介して接地されている。抵
抗Ｒ５は、トランジスタ’ｌ’ｒ６がオンのときに入力
端がＶＢＥ ＋Ｖ ｆにフラングされるのを防ぐために
設けられている。オンバッファ回路を構成するトランジ
スタＴ】２およびｒｆ ｒａと、反転用トランジスタＴ
ｒ４、負荷容量Ｃおよび負荷抵抗りは第１図と同様であ
る。
６のペースは抵抗Ｒ６を介して久方☆：；ａＡに接続さ
れておシ、コレクタはオフバッファ回路を構成するトラ
ンジスタＴｒ２のペースに接続されていると共に負荷抵
抗Ｒ茸ヲ介して電源ｆｆＭＶｃ ｏに接続されておシ、
エミッタはダイオードＤ３を介して接地されている。抵
抗Ｒ５は、トランジスタ’ｌ’ｒ６がオンのときに入力
端がＶＢＥ ＋Ｖ ｆにフラングされるのを防ぐために
設けられている。オンバッファ回路を構成するトランジ
スタＴ】２およびｒｆ ｒａと、反転用トランジスタＴ
ｒ４、負荷容量Ｃおよび負荷抵抗りは第１図と同様であ
る。
第４図の回路の動作を第５図に示した゛［ｆｆ圧誠７形
図によシ説明する。入力端Ａにおける信号レベルがｖＢ
Ｅより小のときは従来同様に、オフバッファ回路のトラ
ンジスタＴｇ、Ｔｒｙはオン、反転用トランジスタ’ｌ
”ｒ４はオフであシ、出力端１〕は高論理レベルＶｏＨ
である。入力信号レベルがＶＢｍ＋Ｖｆに々ると、オフ
バッファ回路駆動用トランジスタＴｒ６が飽和に達し、
そのコレクタＣの電位は電源電圧ＶＯＯから、トランジ
スタＴｒ６の飽和時のコレクタ・エミッタ間電圧ＶＯ］
ｒｉとダイオードＤ３のカソード争アノード間電圧Ｖｆ
の和まで低下し始める。
図によシ説明する。入力端Ａにおける信号レベルがｖＢ
Ｅより小のときは従来同様に、オフバッファ回路のトラ
ンジスタＴｇ、Ｔｒｙはオン、反転用トランジスタ’ｌ
”ｒ４はオフであシ、出力端１〕は高論理レベルＶｏＨ
である。入力信号レベルがＶＢｍ＋Ｖｆに々ると、オフ
バッファ回路駆動用トランジスタＴｒ６が飽和に達し、
そのコレクタＣの電位は電源電圧ＶＯＯから、トランジ
スタＴｒ６の飽和時のコレクタ・エミッタ間電圧ＶＯ］
ｒｉとダイオードＤ３のカソード争アノード間電圧Ｖｆ
の和まで低下し始める。
従って、トランジスタＴｒ６のコレクタＣと出力端りの
間の電位差が２ＶＢＢより小に々るとＴ ｒ２ 、 Ｔ
ｒ３はオフとなる。入力信号レベルが２ＶＢＥよｐ小
の間は反転用トランジスタＴｒ４はオフなので、スイッ
チングの過渡状態でトランジスタＴｒＢ 、 Ｔｒ４’
ｆｒ流れる過渡電流は零である。入力信号レベルが２Ｖ
Ｂ］Ｉ！に彦ると、トランジスタＴｒ＠ 、 ’ｌ’ｒ
４がオフ１／Ｃ々シ、出力端りの電位はトランジスタ’
ｌ’ｒ４のコレクタ寺エミッタ間電圧ｖｃＥに等しい低
論理レベルＶＯＬになる。
間の電位差が２ＶＢＢより小に々るとＴ ｒ２ 、 Ｔ
ｒ３はオフとなる。入力信号レベルが２ＶＢＥよｐ小
の間は反転用トランジスタＴｒ４はオフなので、スイッ
チングの過渡状態でトランジスタＴｒＢ 、 Ｔｒ４’
ｆｒ流れる過渡電流は零である。入力信号レベルが２Ｖ
Ｂ］Ｉ！に彦ると、トランジスタＴｒ＠ 、 ’ｌ’ｒ
４がオフ１／Ｃ々シ、出力端りの電位はトランジスタ’
ｌ’ｒ４のコレクタ寺エミッタ間電圧ｖｃＥに等しい低
論理レベルＶＯＬになる。
入力信号レベルが２ＶＢ１以上の高論理レベルからＶＢ
Ｅ以下の低論理レベルに遷移するスイッチングの過程に
おいても同様に、過渡電流は流れない、。
Ｅ以下の低論理レベルに遷移するスイッチングの過程に
おいても同様に、過渡電流は流れない、。
入力端Ａに接続される回路としては、第６図に示したマ
ルチエミッタトランジスタや、第７図に示した２つのＰ
ＮＰ）ランジスタからなるＡ ＮＤ回路等がある。
ルチエミッタトランジスタや、第７図に示した２つのＰ
ＮＰ）ランジスタからなるＡ ＮＤ回路等がある。
以上の説明から明らかなように、本発明により、オフバ
ッファ回路駆動用トランジスタと反転用トランジスタ駆
動用トランジスタとを別々に設けたことによ、！１１、
ＴＴＬ論理回路のスイッチングの過渡状態で流れる電流
ｄ零であり、従って電源電圧に対する雑音が低減され、
誤動作が防止できる。
ッファ回路駆動用トランジスタと反転用トランジスタ駆
動用トランジスタとを別々に設けたことによ、！１１、
ＴＴＬ論理回路のスイッチングの過渡状態で流れる電流
ｄ零であり、従って電源電圧に対する雑音が低減され、
誤動作が防止できる。
々お、前述の実施例においては、動作速度を速めるため
にトランジスタＴ ｒｆ 、 Ｔｒ４ 、 ｉ”ｒｉお
よびＴｒ６ｆシロットキΦバリア付トランジスタとした
が、これらのトランジスタはショットキΦバリア型でな
くても本発明の範囲に含まれる１、また、トランジスタ
Ｔｒ２〜Ｔｒ６けＰＮＰ）ランジスタでもよい。さらに
、ダイオードＤ３はシ田ソトキ・バリアーダイオードと
したが、トランジスタのコレクタとベースを短絡してか
つＶ ｆ ｋＶＢＢより小さくしたものでも実現可能で
ある。
にトランジスタＴ ｒｆ 、 Ｔｒ４ 、 ｉ”ｒｉお
よびＴｒ６ｆシロットキΦバリア付トランジスタとした
が、これらのトランジスタはショットキΦバリア型でな
くても本発明の範囲に含まれる１、また、トランジスタ
Ｔｒ２〜Ｔｒ６けＰＮＰ）ランジスタでもよい。さらに
、ダイオードＤ３はシ田ソトキ・バリアーダイオードと
したが、トランジスタのコレクタとベースを短絡してか
つＶ ｆ ｋＶＢＢより小さくしたものでも実現可能で
ある。
さらに、前述の実施１＋すでは、オフバッファ回路は２
つのトランジスタＴｒ３とＴｒｓで構成したが、本発明
により、トランジスタＴｒＨｆ省略し、トランジスタＴ
ｒ２のエミッタ′ｆ：直接出力端りに接続することによ
り、高論理レベルＶＯＨが第５図に示したものよシＶＢ
Ｅｉだけ高いＴＴＬインバータが得られる。従来は、高
いＶＯＨを持つＴ Ｔ Ｔ、インバータをこのように簡
単には実ザ１できガかった。す々わち、第１図の回路の
出力端が低論理レベルＶＯＬのとき、オフバッファ回路
の両端Ｃ，Ｄ間の電圧は第３図かられかるようにｖＢｌ
ｌｌ！でアシ、オフバッファ回路を１個のトランジスタ
のみで構成すると、オフバッファ回路が常時オン状態と
ガってしまう。
つのトランジスタＴｒ３とＴｒｓで構成したが、本発明
により、トランジスタＴｒＨｆ省略し、トランジスタＴ
ｒ２のエミッタ′ｆ：直接出力端りに接続することによ
り、高論理レベルＶＯＨが第５図に示したものよシＶＢ
Ｅｉだけ高いＴＴＬインバータが得られる。従来は、高
いＶＯＨを持つＴ Ｔ Ｔ、インバータをこのように簡
単には実ザ１できガかった。す々わち、第１図の回路の
出力端が低論理レベルＶＯＬのとき、オフバッファ回路
の両端Ｃ，Ｄ間の電圧は第３図かられかるようにｖＢｌ
ｌｌ！でアシ、オフバッファ回路を１個のトランジスタ
のみで構成すると、オフバッファ回路が常時オン状態と
ガってしまう。
これに対し、第４図に示した実施例の回路の出力端が低
論理レベルＶＯＬのとき、オンバッファ回路の両端Ｃ，
Ｄ間の電圧は第５図かられかるようにＶｆ″″ｃあり、
オフパラフッ回＃！ｒを１個のトランジスタで構成して
も、出力端が低論理レベルＶＯＬのときにオフバッファ
回路はオンとはならない。
論理レベルＶＯＬのとき、オンバッファ回路の両端Ｃ，
Ｄ間の電圧は第５図かられかるようにＶｆ″″ｃあり、
オフパラフッ回＃！ｒを１個のトランジスタで構成して
も、出力端が低論理レベルＶＯＬのときにオフバッファ
回路はオンとはならない。
第１図は従来のＴＴＬインバータの１例を示す回路図、
第２図は第１図の回路の各点における電圧波形図、第３
図は第１図の回路のスイッチングの過渡状態を説明する
ための電圧波形図、第４図は本発明の一実施例によるＴ
ＴＬインバータを示す回路図、第５図は第４ソ１の回路
のスイッチングの過渡状態をｎ）？、明するための電圧
波形図、第６図１および第７図は第４図の回路の入力端
に接続される回路例を示す回路図である。 Ａ・・・入力端、Ｄ・・・出力Ｍ、’ｆ’ ｒ２ 、
Ｔ、 ｒｓ・・・オフバッファ回路のトランジスタ、Ｔ
ｒ４・・・反転用トランジスタ、Ｔｒｌｌ・・・反転用
ｌ・ランジメタ駆動用トランジスタ、Ｔｒ６・・・オフ
バッファ回路駆動用トランジスタ、ＶＢ］ｉｉ・・・ト
ランジスタのベース・工２ツタ間電圧、■ｆ・・・ダイ
オードのカソード・アノード間電圧。 特許出願人 富士通株式会社 特許出願代理人 弁理士 背 木 朗 弁理士 西舘和之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 １ く ａｌ：ｌ Ｑ Ｏ 手続補正書 昭和９年 ／θ月２Ｐ日 特許庁長官 若杉和 夫 殿 １、事件の表示 昭和５６年 特許願 第１５１９９９号２、発明の名
称 ＴＴＬ論理回路 ３、補正をする者 事件との関係 特許出願人 名称 （５２２） ｘ士通株式会社 ４、代理人 （外 ３名） ５ 補正の対象 明細書の「特許請求の範囲」の欄 ６、補正の内査 明、１ｉＩｌｌ書の特許請求の範ｖＨの欄を別紙のｉｍ
り補正する。 ７ 添付書類の目録 補正特許ａ〆ｌ求の範１ノＨ−通 ２、特許請求の範囲 １人力信号が印加される入力端と、 該入力信号の論理出力を得る出力端と、該入力信号が低
論理レベルの時にオンとなって該出力端を高論理レベル
にするオフバッファ［！１１路と、 該入力信号を制御電極に受ける第１のトランジスタを含
み該入力信号が高論理レベルの時にオンとなって該出力
端を低論理レベルにする出力反転ＩＩ′７回路と、 該入力端と該オフバッファ回路の間に接続され、かつ該
入力端に制御電極が接続された第２のトランジスタを含
み、該１１′１力反転回路より低い閾値のオフバッファ
駆動回路とを有し、 該オフバッファ回路は該出力反転回路がオンす後にオン
するようにしたことを特徴とするＴＴＬ論理回路。
第２図は第１図の回路の各点における電圧波形図、第３
図は第１図の回路のスイッチングの過渡状態を説明する
ための電圧波形図、第４図は本発明の一実施例によるＴ
ＴＬインバータを示す回路図、第５図は第４ソ１の回路
のスイッチングの過渡状態をｎ）？、明するための電圧
波形図、第６図１および第７図は第４図の回路の入力端
に接続される回路例を示す回路図である。 Ａ・・・入力端、Ｄ・・・出力Ｍ、’ｆ’ ｒ２ 、
Ｔ、 ｒｓ・・・オフバッファ回路のトランジスタ、Ｔ
ｒ４・・・反転用トランジスタ、Ｔｒｌｌ・・・反転用
ｌ・ランジメタ駆動用トランジスタ、Ｔｒ６・・・オフ
バッファ回路駆動用トランジスタ、ＶＢ］ｉｉ・・・ト
ランジスタのベース・工２ツタ間電圧、■ｆ・・・ダイ
オードのカソード・アノード間電圧。 特許出願人 富士通株式会社 特許出願代理人 弁理士 背 木 朗 弁理士 西舘和之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 １ く ａｌ：ｌ Ｑ Ｏ 手続補正書 昭和９年 ／θ月２Ｐ日 特許庁長官 若杉和 夫 殿 １、事件の表示 昭和５６年 特許願 第１５１９９９号２、発明の名
称 ＴＴＬ論理回路 ３、補正をする者 事件との関係 特許出願人 名称 （５２２） ｘ士通株式会社 ４、代理人 （外 ３名） ５ 補正の対象 明細書の「特許請求の範囲」の欄 ６、補正の内査 明、１ｉＩｌｌ書の特許請求の範ｖＨの欄を別紙のｉｍ
り補正する。 ７ 添付書類の目録 補正特許ａ〆ｌ求の範１ノＨ−通 ２、特許請求の範囲 １人力信号が印加される入力端と、 該入力信号の論理出力を得る出力端と、該入力信号が低
論理レベルの時にオンとなって該出力端を高論理レベル
にするオフバッファ［！１１路と、 該入力信号を制御電極に受ける第１のトランジスタを含
み該入力信号が高論理レベルの時にオンとなって該出力
端を低論理レベルにする出力反転ＩＩ′７回路と、 該入力端と該オフバッファ回路の間に接続され、かつ該
入力端に制御電極が接続された第２のトランジスタを含
み、該１１′１力反転回路より低い閾値のオフバッファ
駆動回路とを有し、 該オフバッファ回路は該出力反転回路がオンす後にオン
するようにしたことを特徴とするＴＴＬ論理回路。
Claims (1)
- １ 入力端に印加された入力信号を反転して出力端に得
るＴＴＬ論理回路において、該入力信号が低論理レベル
のときに導通状態と々つで該出力端ヲ冒論理レベルに保
存するオフバッファ回路、該オフバッファ回路に直列に
接続されており該入力信号が高論理レベルのときに導通
状態となって該出力端を低論理レベルに保存する反転用
トランジスタ、該入力端と該オフバッファ回路との間に
接続されておシ比較的似い閾値電圧を持つオフバッファ
回路駆動回路、および該入力端と該反転用トランジスタ
との間に接続されており比較的高いＩＪＩＩｔ電圧を持
つ反転用トランジスタ駆動回路を具備することを特徴と
するＴＴＬ論理回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15199981A JPS5854732A (ja) | 1981-09-28 | 1981-09-28 | Ｔｔｌ論理回路 |
| EP82305013A EP0076099B1 (en) | 1981-09-26 | 1982-09-23 | A ttl circuit |
| DE8282305013T DE3275895D1 (en) | 1981-09-26 | 1982-09-23 | A ttl circuit |
| US06/423,716 US4562364A (en) | 1981-09-26 | 1982-09-27 | TTL Circuit in which transient current is prevented from flowing therethrough |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15199981A JPS5854732A (ja) | 1981-09-28 | 1981-09-28 | Ｔｔｌ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5854732A true JPS5854732A (ja) | 1983-03-31 |
Family
ID=15530848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15199981A Pending JPS5854732A (ja) | 1981-09-26 | 1981-09-28 | Ｔｔｌ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5854732A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5086967A (ja) * | 1973-11-30 | 1975-07-12 | ||
| JPS5560339A (en) * | 1978-10-31 | 1980-05-07 | Fujitsu Ltd | Logic circuit |
-
1981
- 1981-09-28 JP JP15199981A patent/JPS5854732A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5086967A (ja) * | 1973-11-30 | 1975-07-12 | ||
| JPS5560339A (en) * | 1978-10-31 | 1980-05-07 | Fujitsu Ltd | Logic circuit |
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