JPS5853098A - バツフア・ストレ−ジのログ・コントロ−ル方式 - Google Patents
バツフア・ストレ−ジのログ・コントロ−ル方式Info
- Publication number
- JPS5853098A JPS5853098A JP56151048A JP15104881A JPS5853098A JP S5853098 A JPS5853098 A JP S5853098A JP 56151048 A JP56151048 A JP 56151048A JP 15104881 A JP15104881 A JP 15104881A JP S5853098 A JPS5853098 A JP S5853098A
- Authority
- JP
- Japan
- Prior art keywords
- bit error
- buffer storage
- log
- section
- error
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010365 information processing Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 claims description 3
- 238000001514 detection method Methods 0.000 abstract description 5
- 239000003795 chemical substances by application Substances 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、バッファ・ストレージのエラーの冒グをタグ
・メモリにストアするバッファ・ストレージのログ拳コ
ントロール方式に関するものである。
・メモリにストアするバッファ・ストレージのログ拳コ
ントロール方式に関するものである。
従来よりバッファ・ストレージを有する情報処理システ
ムにおいては、バッファ・ストレージに１ビツト・エラ
ーの自動修正回路と２ビツト・エラーの検出回路を備え
、エラー発生後処理装置に割込みをかけ、ログ・シーケ
ンスとして、１ビツト嚇エラーと２ビツト・エラーのロ
グをタグ・メモリにストアするＩＩＪＩ埋を行りていた
。そのためエラー発生後の処理に高速性欠けるという問
題点があった。
ムにおいては、バッファ・ストレージに１ビツト・エラ
ーの自動修正回路と２ビツト・エラーの検出回路を備え
、エラー発生後処理装置に割込みをかけ、ログ・シーケ
ンスとして、１ビツト嚇エラーと２ビツト・エラーのロ
グをタグ・メモリにストアするＩＩＪＩ埋を行りていた
。そのためエラー発生後の処理に高速性欠けるという問
題点があった。
本発明は、上記の問題点會解決するために、バッファ・
ストレージとタグ・メモリを有する情報処理システムに
おいて、アドレス・レジスタの内容により読出されたバ
ッファ・ストレージのデータの１ビツト・エラーのチェ
門りを行５手段と、１ビツト拳エラーの発生によりタグ
・メモリのｐグ部を１だけ増加させる手段と、タグ・メ
モリの閘グ部のキャリー信号を検出し処理装置に割込み
手段とを備えることにより、処理装置による１ビツト・
エラーの発生後の処理を省くことを特徴とスルバッファ
場ストレージのログ・コントロール方式を提供すること
を目的とする。
ストレージとタグ・メモリを有する情報処理システムに
おいて、アドレス・レジスタの内容により読出されたバ
ッファ・ストレージのデータの１ビツト・エラーのチェ
門りを行５手段と、１ビツト拳エラーの発生によりタグ
・メモリのｐグ部を１だけ増加させる手段と、タグ・メ
モリの閘グ部のキャリー信号を検出し処理装置に割込み
手段とを備えることにより、処理装置による１ビツト・
エラーの発生後の処理を省くことを特徴とスルバッファ
場ストレージのログ・コントロール方式を提供すること
を目的とする。
以下、本発明の実施例を添付図面を参照しつつ説明する
。
。
アドレス中しジスタエはノ（１７アΦアトレージ３とタ
グ−メモリ２の所定のアドレスを設足する。
グ−メモリ２の所定のアドレスを設足する。
タグ番メモリ２には、バッファーストレージの；ンＦロ
ール曇データ部の他にログ部Ｓとログ部りを設ける。ロ
グ部Ｓはバッファ・ストレージ３のｌピッド・エラーが
発生する毎にｌだけ増那され、霧グ部りはバッファ・ス
トレージ３の２ビット−エラーが発生したときに１がセ
ットされる。エラー・チェック回路４はデータ・レジス
タ８に読出されたデータ０１ビツト・エラーの自動修正
と２ビツト・エラーの検出を行い、１ビツト・エラー信
号及び２ビツト・エラー信号を発生する。＋１回路５は
１ビツト・エラー信号によりタグ・レジスタ１に読出さ
れたタグ拳メモリ・データのログ部Ｓの内容を１だけ増
加させる。なお、ログ部りハＸ−９−φチェック回路４
からの２ビツト・エラー信号によりｌにセットされる。
ール曇データ部の他にログ部Ｓとログ部りを設ける。ロ
グ部Ｓはバッファ・ストレージ３のｌピッド・エラーが
発生する毎にｌだけ増那され、霧グ部りはバッファ・ス
トレージ３の２ビット−エラーが発生したときに１がセ
ットされる。エラー・チェック回路４はデータ・レジス
タ８に読出されたデータ０１ビツト・エラーの自動修正
と２ビツト・エラーの検出を行い、１ビツト・エラー信
号及び２ビツト・エラー信号を発生する。＋１回路５は
１ビツト・エラー信号によりタグ・レジスタ１に読出さ
れたタグ拳メモリ・データのログ部Ｓの内容を１だけ増
加させる。なお、ログ部りハＸ−９−φチェック回路４
からの２ビツト・エラー信号によりｌにセットされる。
キャリー信号検出回路６は、＋１回路５がログ部Ｓを＋
１したときにキャリー信号が発生したことを検出し、Ｊ
６１１装置へトラップ信号を送出する。
１したときにキャリー信号が発生したことを検出し、Ｊ
６１１装置へトラップ信号を送出する。
今、バッファ・ストレージ３のデータ読出しの際１ビツ
ト・エラーが発生すると、エラー−チェック回路４が検
出し、１ビツト・エラーの自動修正を行５とともに、＋
１回路５に１ビツト・エラー信号を送出する。＋１回路
５は対応するタグ−メモリ・データのログ部Ｓを１だけ
増加させる。
ト・エラーが発生すると、エラー−チェック回路４が検
出し、１ビツト・エラーの自動修正を行５とともに、＋
１回路５に１ビツト・エラー信号を送出する。＋１回路
５は対応するタグ−メモリ・データのログ部Ｓを１だけ
増加させる。
このときログ部Ｓからキャリー信号が発生しなければ、
処理装置は１ビツト・エラーに関する情報を受は取らず
、データ処理を続行する。さて、ログ部Ｓからキャリー
信号が発生するとキャリー信号検出回路６が処理装置に
対し【バッファ・ストレージの１ビツト・エラ一時のト
ラップ信号を送出し、処理装置はバッファ・ストレージ
３のエラー処理を行い、オペレーティング・システムに
割込む。
処理装置は１ビツト・エラーに関する情報を受は取らず
、データ処理を続行する。さて、ログ部Ｓからキャリー
信号が発生するとキャリー信号検出回路６が処理装置に
対し【バッファ・ストレージの１ビツト・エラ一時のト
ラップ信号を送出し、処理装置はバッファ・ストレージ
３のエラー処理を行い、オペレーティング・システムに
割込む。
また、処理装置はバッファ・ストレージ３のパトロール
を行い、一定時間毎にタグ・メモリ２を参照し霞グ部６
を比較することにより、１ビツシ・エラーの発生状況を
知ることが出来る。
を行い、一定時間毎にタグ・メモリ２を参照し霞グ部６
を比較することにより、１ビツシ・エラーの発生状況を
知ることが出来る。
以上の説明から明らかなように１本発明によれば％／（
ｙ７フーストレージのログ・コントロールをハードウェ
アにより高速に行５ことが可能になる。
ｙ７フーストレージのログ・コントロールをハードウェ
アにより高速に行５ことが可能になる。
図は本発明の実施例を示すものである。
１−アドレス拳レジスタ、２・・・タグ・メモリ、３・
・・バッファｅストレー／、４−・・エラー−チェック
回路、５・・・＋１回路、６・・・キャリー信号検出回
路、１・・・メグ−レジスタ、８・・・データーレジス
タ。 特許出願人 富士通株式会社 代理人弁堺士 京 谷 四 部
・・バッファｅストレー／、４−・・エラー−チェック
回路、５・・・＋１回路、６・・・キャリー信号検出回
路、１・・・メグ−レジスタ、８・・・データーレジス
タ。 特許出願人 富士通株式会社 代理人弁堺士 京 谷 四 部
Claims (1)
- バッファ・ストレージと！グーメモリを有する情報処理
システムにおいて、アドレス−レジスタの内容により読
出されたバッファ・ストレージのデー／＃）１ビツト・
エラーのチェックを行う手段と、１ビツト・エラーの発
生によりメグ・メモリの■グ郁を１だけ増加させる手段
と、タグ・メモリの一グ部のキャリー信号を検出し処理
装置に割込み手段とを備えることにより、処理装置によ
る１ビツト・エラーの発生後の処理を省くことを特徴ト
スるバッファ・ストレージのログ拳コントロール方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56151048A JPS5853098A (ja) | 1981-09-24 | 1981-09-24 | バツフア・ストレ−ジのログ・コントロ−ル方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56151048A JPS5853098A (ja) | 1981-09-24 | 1981-09-24 | バツフア・ストレ−ジのログ・コントロ−ル方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5853098A true JPS5853098A (ja) | 1983-03-29 |
Family
ID=15510155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56151048A Pending JPS5853098A (ja) | 1981-09-24 | 1981-09-24 | バツフア・ストレ−ジのログ・コントロ−ル方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5853098A (ja) |
-
1981
- 1981-09-24 JP JP56151048A patent/JPS5853098A/ja active Pending
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