JPS5850049A - 多重論理装置システム - Google Patents
多重論理装置システムInfo
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- JPS5850049A JPS5850049A JP56148632A JP14863281A JPS5850049A JP S5850049 A JPS5850049 A JP S5850049A JP 56148632 A JP56148632 A JP 56148632A JP 14863281 A JP14863281 A JP 14863281A JP S5850049 A JPS5850049 A JP S5850049A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/14—Error detection or correction of the data by redundancy in operation
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Retry When Errors Occur (AREA)
- Hardware Redundancy (AREA)
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本尭明紘、情報ｌＩ＆運シスデムにお叶る論理装置、さ
ら虻詳しく云えば多重構成の論理装置システムに関する
・ 従・米の命令再試行機能を有する論理装置（以下Ｃバと
云う）では命令実行中にエラーが発生し友場合、そ０Ｃ
ＰＵ自身が命令の再試行可否を４１１斬し、再試行可能
であるならば、その命令を、再試行することによって、
そｏｃｐｔｒｏエラー回復が図られてきた。しかし、こ
の方式て嬬、エラーがｍ定的な故障に起因して発生した
場合。
ら虻詳しく云えば多重構成の論理装置システムに関する
・ 従・米の命令再試行機能を有する論理装置（以下Ｃバと
云う）では命令実行中にエラーが発生し友場合、そ０Ｃ
ＰＵ自身が命令の再試行可否を４１１斬し、再試行可能
であるならば、その命令を、再試行することによって、
そｏｃｐｔｒｏエラー回復が図られてきた。しかし、こ
の方式て嬬、エラーがｍ定的な故障に起因して発生した
場合。
たとえ再試行可能であっても、回復できなｉと一５欠点
があった・ 多重ＣＰＵ構虞Ｏシスデムにおいて、これを解決するた
めの構成が「特開昭５５−８７２５１ Ｊ Ｋ開示され
ている。この提案によればエラーが発生し７ｔｃｐｕｏ
命令再試行可能な状態情報を、ＣＰＵとは別の＊ＳＯ処
履処置装置エラーが発生していない正常ｔ ＣＰＵにそ
のまｔ移送し、エラーが発生したＣＰＵ上の処理を正常
なＣＰＵが引継ぐように＠成し、前述の問題を解決して
いる。しかしこのシステムでは、ＣＰＵと轄別Ｏ第３の
処理装置が必要となり、さらに正常なＣＰＵ上での＃＆
壇の継続性を保証するため、任意の時点で瞬時に引継ぐ
仁とができず、引継ける状ｌＩＫなるまで引継ぎを待合
せる処１１が必ｌ！になるという欠点があった。
があった・ 多重ＣＰＵ構虞Ｏシスデムにおいて、これを解決するた
めの構成が「特開昭５５−８７２５１ Ｊ Ｋ開示され
ている。この提案によればエラーが発生し７ｔｃｐｕｏ
命令再試行可能な状態情報を、ＣＰＵとは別の＊ＳＯ処
履処置装置エラーが発生していない正常ｔ ＣＰＵにそ
のまｔ移送し、エラーが発生したＣＰＵ上の処理を正常
なＣＰＵが引継ぐように＠成し、前述の問題を解決して
いる。しかしこのシステムでは、ＣＰＵと轄別Ｏ第３の
処理装置が必要となり、さらに正常なＣＰＵ上での＃＆
壇の継続性を保証するため、任意の時点で瞬時に引継ぐ
仁とができず、引継ける状ｌＩＫなるまで引継ぎを待合
せる処１１が必ｌ！になるという欠点があった。
本発明Ｏ目的扛上記構成の多重ＣＰＵシステムにおいて
、正常なＣＰＵがエラーしたＣＰＵ Ｏ命令再試行制御
および状態情報の続出し制御を行なうことによ１厘３の
処理装置な必要とせず、正常なＣＰＵ上ての処理の継続
性を保証するために非常に単Ｊｌ１１１に制御（例えば
通常機能て実現されているディスパッチャ）で命令単位
に処理することを可ｔ！にして、処理引継ぎの危め待合
わせ処理する従来シスデムＯ欠点を解決し、命令再試行
可能であるならばエラーを完壁に８復することのできる
多重論膳装置を提供することにある。
、正常なＣＰＵがエラーしたＣＰＵ Ｏ命令再試行制御
および状態情報の続出し制御を行なうことによ１厘３の
処理装置な必要とせず、正常なＣＰＵ上ての処理の継続
性を保証するために非常に単Ｊｌ１１１に制御（例えば
通常機能て実現されているディスパッチャ）で命令単位
に処理することを可ｔ！にして、処理引継ぎの危め待合
わせ処理する従来シスデムＯ欠点を解決し、命令再試行
可能であるならばエラーを完壁に８復することのできる
多重論膳装置を提供することにある。
前記目的を達成するために本発明による多重論瀧装置シ
ステム扛複数Ｏ論場装置と、これらＯ＃ｌＩＩ！Ｉ装置
に共用される少くとも１台Ｏ記憶装置な゛具備する多重
論理装置シスデムにおいて、前記各論理装置中を、命令
の実行制御回路と、前記奥行制御回路＃ＣＣ産生るエラ
ーを検出し、検出した時、前記実行制御油路の動作を停
止させるエラー検出四路と、前記エラー検出回路で検出
したエラーを他の前記論理装置に通知する、通知８＃ｓ
と、停止した前記実行制御回路の内部状態を、前記他ｏ
ｍ’ｔａ装蓋から読出し、書込みできるよう制御する訳
出、書込側御崗路と、他Ｏ論ｍ装置の前記通知回路から
エラー通知を受ける受ｆ！−路とで構成し、ある論理装
置にエラーが発生した場合、その論理装置の通知回路の
エラー通知を受けた正常な論理装置の受信回路出力に呼
応して、前記正常な論理装置の命令奥行制御回路が前記
エラーを発生した論理装置の命令再試行を制御し、その
結果、命令再試行不成功なら、エラーを発生した論理装
置の状態情報から、前記正常な論理装置の中断された処
理の再開に必要な制御情報を、前記記憶装置に書込むよ
うに構成しである。
ステム扛複数Ｏ論場装置と、これらＯ＃ｌＩＩ！Ｉ装置
に共用される少くとも１台Ｏ記憶装置な゛具備する多重
論理装置シスデムにおいて、前記各論理装置中を、命令
の実行制御回路と、前記奥行制御回路＃ＣＣ産生るエラ
ーを検出し、検出した時、前記実行制御油路の動作を停
止させるエラー検出四路と、前記エラー検出回路で検出
したエラーを他の前記論理装置に通知する、通知８＃ｓ
と、停止した前記実行制御回路の内部状態を、前記他ｏ
ｍ’ｔａ装蓋から読出し、書込みできるよう制御する訳
出、書込側御崗路と、他Ｏ論ｍ装置の前記通知回路から
エラー通知を受ける受ｆ！−路とで構成し、ある論理装
置にエラーが発生した場合、その論理装置の通知回路の
エラー通知を受けた正常な論理装置の受信回路出力に呼
応して、前記正常な論理装置の命令奥行制御回路が前記
エラーを発生した論理装置の命令再試行を制御し、その
結果、命令再試行不成功なら、エラーを発生した論理装
置の状態情報から、前記正常な論理装置の中断された処
理の再開に必要な制御情報を、前記記憶装置に書込むよ
うに構成しである。
前記構成によれば、従来のような第３の処理装置を省略
でき、正常なＣＰＵ上での処理の維続性を単純な制御で
保証でき、待合せ処ｍｈ不費となり、本発明の目的は完
全に達成される。
でき、正常なＣＰＵ上での処理の維続性を単純な制御で
保証でき、待合せ処ｍｈ不費となり、本発明の目的は完
全に達成される。
以下、歯面を参照して本発明をさらに詳しく説明する。
第１図は本発明の一実施例を示す図である。第１図Ｋｓ
ＰＩＡて、本発明の構成線主記憶装置沁と、全く同じ構
造の２台のＣＰＩＪＩＯ、ａ）とから構成される。ＣＰ
Ｕ １０ ｈ通常の処理を遂行するための命令実行制御
回路１１ 、主記憶装置アクセス回路セＯ他に、制御１
路１１やアタ奄スａｍ１２に発生するエラーを検出する
エラー検出回路Ｕと、エラーが検出された時、正常なＣ
ＰＵ ２Ｄ Ｋエラー通知を打電うエラー過ｍａ路１４
と、ＣＰｔＪｌｏの全状態情報をデータバス１１２を通
して正常なＣＰ８２ＤＫ対して書込み、読出制御を行な
う続出、書込制御崗−腸とからなる。ＣＰＵ２０％ＣＰ
Ｕ １０と同じ構成で轡る。また、主記憶装置ｚｈ、
ｃｐｔｔｉｏ 。
ＰＩＡて、本発明の構成線主記憶装置沁と、全く同じ構
造の２台のＣＰＩＪＩＯ、ａ）とから構成される。ＣＰ
Ｕ １０ ｈ通常の処理を遂行するための命令実行制御
回路１１ 、主記憶装置アクセス回路セＯ他に、制御１
路１１やアタ奄スａｍ１２に発生するエラーを検出する
エラー検出回路Ｕと、エラーが検出された時、正常なＣ
ＰＵ ２Ｄ Ｋエラー通知を打電うエラー過ｍａ路１４
と、ＣＰｔＪｌｏの全状態情報をデータバス１１２を通
して正常なＣＰ８２ＤＫ対して書込み、読出制御を行な
う続出、書込制御崗−腸とからなる。ＣＰＵ２０％ＣＰ
Ｕ １０と同じ構成で轡る。また、主記憶装置ｚｈ、
ｃｐｔｔｉｏ 。
ＣＰＵＩ）とＯ関に書込み、＊出し可能なイノタフエー
ス１０！Ｉ 、 ２０５に有しており％ＣＰＵで処理さ
れる最小処理単位（以後タスクと呼ぶ）の制御情ＩＩ−
ｊｘ格納されている。
ス１０！Ｉ 、 ２０５に有しており％ＣＰＵで処理さ
れる最小処理単位（以後タスクと呼ぶ）の制御情ＩＩ−
ｊｘ格納されている。
薦２図扛このタスク制御情報の構成を示す図である。１
１２図において、制御情報はタスクの有効性を示す有効
表示ピッ）Ｖと、タスク識別名、称格納域ＩＤと、ＣＰ
Ｕ状態制御情報領域Ｂとからな夛、ｉｉ定番地凰から始
まる連続した番地に馳個分の領域が確保されている。タ
スクが生成または中断される毎にこの制御情報が生成さ
れ、生成層に領域の高位番地方向へ順次格朝される。
１２図において、制御情報はタスクの有効性を示す有効
表示ピッ）Ｖと、タスク識別名、称格納域ＩＤと、ＣＰ
Ｕ状態制御情報領域Ｂとからな夛、ｉｉ定番地凰から始
まる連続した番地に馳個分の領域が確保されている。タ
スクが生成または中断される毎にこの制御情報が生成さ
れ、生成層に領域の高位番地方向へ順次格朝される。
こｏｙｓ序制御線固定番地ムに格納されている求ポイン
タ情報を使って行なわれる。ポインタ情報は次に生成さ
れるタスク制御情報の格納番地を示してお夛、ＣＰＵｌ
０またはＣＰＵ ２０が読堆ってタスク制御情報格納位
置を知る。このポインタ情報の來新制御４ＣＰＵ１０ま
たはＣＰＵ ２０が行なう。
タ情報を使って行なわれる。ポインタ情報は次に生成さ
れるタスク制御情報の格納番地を示してお夛、ＣＰＵｌ
０またはＣＰＵ ２０が読堆ってタスク制御情報格納位
置を知る。このポインタ情報の來新制御４ＣＰＵ１０ま
たはＣＰＵ ２０が行なう。
更新はポインタ情報な読堆った装置によって読取った内
容に固定値Ｌ（Ｖビット長＋タスク識別名称長十〇ＰＵ
状態制御情報長）を加え、再格納する仁とにより行なわ
れる。この読取り、再格納処理はＣＰＵｌ０およびＣＰ
Ｕ２０で競合することがあり、競合を回避するため、排
他制御論理を使って行なわれる。タスクの実行制御を行
なうｃｐｕは実行開始時点でＣＰＵ １０用Ｏ領域Ｃ８
とＣＰＵ加用Ｏ領域Ｃ３とからなる実行中タスク表示領
域に奥行を開始するタスク名を登録しておく。
容に固定値Ｌ（Ｖビット長＋タスク識別名称長十〇ＰＵ
状態制御情報長）を加え、再格納する仁とにより行なわ
れる。この読取り、再格納処理はＣＰＵｌ０およびＣＰ
Ｕ２０で競合することがあり、競合を回避するため、排
他制御論理を使って行なわれる。タスクの実行制御を行
なうｃｐｕは実行開始時点でＣＰＵ １０用Ｏ領域Ｃ８
とＣＰＵ加用Ｏ領域Ｃ３とからなる実行中タスク表示領
域に奥行を開始するタスク名を登録しておく。
正常な状態では、ＣＰＵＩＧおよびＣＰＵ２０がタスク
制御情報を待行列に登録する処ｍｐ、と、登録された行
列な順次取出し、取出した制御情報に基づいてタスクな
実行する処１１Ｆ、を行なってお夕、処理Ｐ１と処１１
Ｐ、は互に独立した処理であるのでＣＰＵｌ０カ登帰し
たタスク制御情報をＣＰＵ２０＃＊出して実行すること
も、ＣＰυ１０自身−ＩＩｘ堆出して実行することも可
能である。いずれかのＣＰＵがエラーした場合ＫＦＸ、
他の正常なＣＰＵがタスク制御情報を登録する。この場
合も、ＣＰＵ １０ ｔた紘ＣＰＵ２１）０いずれか正
常な貴がタスク制御情報なＷＩＬ堆し処理することがで
きる。
制御情報を待行列に登録する処ｍｐ、と、登録された行
列な順次取出し、取出した制御情報に基づいてタスクな
実行する処１１Ｆ、を行なってお夕、処理Ｐ１と処１１
Ｐ、は互に独立した処理であるのでＣＰＵｌ０カ登帰し
たタスク制御情報をＣＰＵ２０＃＊出して実行すること
も、ＣＰυ１０自身−ＩＩｘ堆出して実行することも可
能である。いずれかのＣＰＵがエラーした場合ＫＦＸ、
他の正常なＣＰＵがタスク制御情報を登録する。この場
合も、ＣＰＵ １０ ｔた紘ＣＰＵ２１）０いずれか正
常な貴がタスク制御情報なＷＩＬ堆し処理することがで
きる。
第１図において、ＣＰＵ１０に故障が発生すると、エラ
ー検出回路１３が故障を検出し、命令実行制御１１１１
１１１’停止させる。さらに検出回路１３はエラー通知
回＠１４を起動し、エラー通知インタフェース１０２を
経由して正常なＣＰＵ２ＤＫエラーを報會する。正常１
ｋＣＰＵ２Ｄのエラー受信１路３がこＯ報告を受けると
命令奥行制御回路４を起動し、ＣＰＵ１００エラー処理
を開始する様指示する。
ー検出回路１３が故障を検出し、命令実行制御１１１１
１１１’停止させる。さらに検出回路１３はエラー通知
回＠１４を起動し、エラー通知インタフェース１０２を
経由して正常なＣＰＵ２ＤＫエラーを報會する。正常１
ｋＣＰＵ２Ｄのエラー受信１路３がこＯ報告を受けると
命令奥行制御回路４を起動し、ＣＰＵ１００エラー処理
を開始する様指示する。
正常＠ＣＰＵ２０は実行しているタスクを一旦中断した
のち、続出し、書込み制御回路２５．１５’１通じてＣ
Ｉ’Ｕ Ｍ）の状態情報を読出し、主記憶装置団にこの
情報を格納する。次に正常１ｋｃＰＵ２０は主記憶装置
５０に格納されたＣＰＵ １０の状態情報な解析し、命
令再試行の可否を判定する。もし命令再試行可能ならこ
の状態情報よ夕、命令再試行を行なう制御情報を生成し
、読出し、書込み制御回路巧、２５を介して、生成され
たこの制御情報なＣＰＵｌ０Ｋ：設定する。正常なＣＰ
Ｕ ２０はＣＰＵ起動インタフェース１２２を制御して
ＣＰＵｌ０を起動する。ここではＣＰＵｌ０Ｋエラーが
発生した時実行されていた命令から処理が再開されるこ
とになる。ここで命令再試行が成功すれば、このまま処
理が続けられる。反対に命令再試行が不成功なら、ＣＰ
Ｕｌ０のエラー検出回路１３は再びエラーを検出し、前
記と同様の手順で命令実行制御１路２１にエラーが通知
される。正常なＣＰＵ ２０ ｔＸ、ＣＰＵ起動インタ
フェース１２２よ、９ＣＰＵ１０を起動した直後に、再
びエラー通知を受けるので、命令再試行不成功と判定す
る。この時、正常なｃｐｓ２０扛先にエラーした時、読
出したＣＰＵ １０の状態情報を処理し、 ＣＰＵ状態
制御情報を生成する。
のち、続出し、書込み制御回路２５．１５’１通じてＣ
Ｉ’Ｕ Ｍ）の状態情報を読出し、主記憶装置団にこの
情報を格納する。次に正常１ｋｃＰＵ２０は主記憶装置
５０に格納されたＣＰＵ １０の状態情報な解析し、命
令再試行の可否を判定する。もし命令再試行可能ならこ
の状態情報よ夕、命令再試行を行なう制御情報を生成し
、読出し、書込み制御回路巧、２５を介して、生成され
たこの制御情報なＣＰＵｌ０Ｋ：設定する。正常なＣＰ
Ｕ ２０はＣＰＵ起動インタフェース１２２を制御して
ＣＰＵｌ０を起動する。ここではＣＰＵｌ０Ｋエラーが
発生した時実行されていた命令から処理が再開されるこ
とになる。ここで命令再試行が成功すれば、このまま処
理が続けられる。反対に命令再試行が不成功なら、ＣＰ
Ｕｌ０のエラー検出回路１３は再びエラーを検出し、前
記と同様の手順で命令実行制御１路２１にエラーが通知
される。正常なＣＰＵ ２０ ｔＸ、ＣＰＵ起動インタ
フェース１２２よ、９ＣＰＵ１０を起動した直後に、再
びエラー通知を受けるので、命令再試行不成功と判定す
る。この時、正常なｃｐｓ２０扛先にエラーした時、読
出したＣＰＵ １０の状態情報を処理し、 ＣＰＵ状態
制御情報を生成する。
状態制御情報は通常運転におけるＣＰＵｌ０およびＣＰ
Ｕ２０て生成するものと全く同型式である。さらに正常
なＣＰＵｍａ主記憶装置５０にアクセスし、ｇａｇに示
す固定番地Ｃ１よすＣＰＵＩＧがエラ一時実行していた
タスク識別名称を、固定番地ムよタボインタ情報をそれ
ぞれ読取る。次に正常ｆｉｃＰＵ２０蝶、生成したＣＰ
Ｕ状態制御情報と読取ったタスク識別名称とに、有効嵌
木ビットを１にして付加したタスク制御情報を、ポイン
タ情報で示される主記憶番地に蕾込む。その後ポインタ
情報に、タスク制御情報長りを加えて、同じ番地ムに再
格納する。Ｌを加えた結果の番地が、タスク制御情報領
域を越えた場合は、初期値慕を格納する。登録されたタ
スク制御情報灯、それまで正常なＣＰＵ２０て実行して
いたタスクと同様に、正常なＣＰＯ２０に！つて待行列
の順序に従−取出され、処１ｉｉＩれる。ＣＰＵ １０
がエラーした時点で、正常なＣＰＵ ２０が命令再試行
不能と判定した場合には正常なｃｐｕ２０は主記憶装置
５０にアクセスし、第２図に示す固定番地Ｃ８よりＣＰ
ＵＩＧがエラ一時実行していたタスクの識別名称を、同
定番地ムよりポインタ情報な続堆る０次に有効表示ビッ
トをＯＫし読取ったタスク識別名称に付加して、ポイン
タ情報で示される主記憶番地に書込む。命令再試行不成
功の場合と異なりＣＰＵ ｌｉｌ Ｉ！制御情報は書込
まれない。この後ポインタ情報の更新を行なう手順は、
命令再試行不成功の場合に同じである。正常なＣＰＵ
２０は有効表示ピッ）ＶがＯの制御情報を読取ると、タ
スク識別名称ＩＤＫ記録されているタスクを放秦する処
理を行なう。
Ｕ２０て生成するものと全く同型式である。さらに正常
なＣＰＵｍａ主記憶装置５０にアクセスし、ｇａｇに示
す固定番地Ｃ１よすＣＰＵＩＧがエラ一時実行していた
タスク識別名称を、固定番地ムよタボインタ情報をそれ
ぞれ読取る。次に正常ｆｉｃＰＵ２０蝶、生成したＣＰ
Ｕ状態制御情報と読取ったタスク識別名称とに、有効嵌
木ビットを１にして付加したタスク制御情報を、ポイン
タ情報で示される主記憶番地に蕾込む。その後ポインタ
情報に、タスク制御情報長りを加えて、同じ番地ムに再
格納する。Ｌを加えた結果の番地が、タスク制御情報領
域を越えた場合は、初期値慕を格納する。登録されたタ
スク制御情報灯、それまで正常なＣＰＵ２０て実行して
いたタスクと同様に、正常なＣＰＯ２０に！つて待行列
の順序に従−取出され、処１ｉｉＩれる。ＣＰＵ １０
がエラーした時点で、正常なＣＰＵ ２０が命令再試行
不能と判定した場合には正常なｃｐｕ２０は主記憶装置
５０にアクセスし、第２図に示す固定番地Ｃ８よりＣＰ
ＵＩＧがエラ一時実行していたタスクの識別名称を、同
定番地ムよりポインタ情報な続堆る０次に有効表示ビッ
トをＯＫし読取ったタスク識別名称に付加して、ポイン
タ情報で示される主記憶番地に書込む。命令再試行不成
功の場合と異なりＣＰＵ ｌｉｌ Ｉ！制御情報は書込
まれない。この後ポインタ情報の更新を行なう手順は、
命令再試行不成功の場合に同じである。正常なＣＰＵ
２０は有効表示ピッ）ＶがＯの制御情報を読取ると、タ
スク識別名称ＩＤＫ記録されているタスクを放秦する処
理を行なう。
本実施例で扛ＣＰＵ １０が故障した場合について述べ
比が、正常なＣＰＵ２０が故障した場合もＰｉＪ様に処
理されることは、自明である。さもに本実施例ではＣＰ
Ｕが２台の構成について示しているが主記憶装置内の実
行中タスク表示領域をＣＰＵ台数分だけ拡ＭＬすること
により、３台場上ＯＣＰＵ構成について４容易に実現で
きる。
比が、正常なＣＰＵ２０が故障した場合もＰｉＪ様に処
理されることは、自明である。さもに本実施例ではＣＰ
Ｕが２台の構成について示しているが主記憶装置内の実
行中タスク表示領域をＣＰＵ台数分だけ拡ＭＬすること
により、３台場上ＯＣＰＵ構成について４容易に実現で
きる。
本発明は以上詳しく説明したように１回復不可能なエラ
ーを発生したＣＰＵの状態情報を他の正常＆ ＣＰＵが
主記憶装置に移し処理の再開時、処理の連続性を保ちな
がらＣＰＵ０−傷処理な行なうことができるという効果
がある。
ーを発生したＣＰＵの状態情報を他の正常＆ ＣＰＵが
主記憶装置に移し処理の再開時、処理の連続性を保ちな
がらＣＰＵ０−傷処理な行なうことができるという効果
がある。
ｇｉ−紘本弛鳴による多重論理装置システムＯ−実施例
を示すプ■ツタ図、ＩＩ２図線第１図に示した主記憶装
置５０に格納される情報の論塩構威園である。 ｍ 、 ２ＩＯ−・・中央処理装置（ＣＰＵ） １
１ 、２１−・・命令実行制御回路 認、２２・・・
主記憶装置アク七ス閤路 ロ、２３・・・エラー検出
回路 １４．２４−・・エラー通知回路 巧、２５
・・・読出書込制御回路薦、 ２Ｂ−・・エラー受信回
路 団・・・主記憶装置１０！４Ｇ！−エラー通知イ
ンタフェース１０５．２０５・・・主記憶アクセスイン
タフェース１２１−〇Ｐ［Ｆ起動インタフェース １１２−データバス ムータスク制御情報ポインタ格納アドレス藤−タスク制
御情報格納開始アドレス Ｃ，−ＣＩ’０１Ｇ実行中タスク名称格納アドレスＣ，
−ＣＰＵ２０実行中タスク名称格納アドレス！）−タス
ク識別名称格納フィールド ８・・・ＣＰＵ状鯵制御情報格納フィールドＶ・・・タ
スク有効表示ビット 特許出願人 日本電気株式会社 代理人 弁理士 井ノロ 爵
を示すプ■ツタ図、ＩＩ２図線第１図に示した主記憶装
置５０に格納される情報の論塩構威園である。 ｍ 、 ２ＩＯ−・・中央処理装置（ＣＰＵ） １
１ 、２１−・・命令実行制御回路 認、２２・・・
主記憶装置アク七ス閤路 ロ、２３・・・エラー検出
回路 １４．２４−・・エラー通知回路 巧、２５
・・・読出書込制御回路薦、 ２Ｂ−・・エラー受信回
路 団・・・主記憶装置１０！４Ｇ！−エラー通知イ
ンタフェース１０５．２０５・・・主記憶アクセスイン
タフェース１２１−〇Ｐ［Ｆ起動インタフェース １１２−データバス ムータスク制御情報ポインタ格納アドレス藤−タスク制
御情報格納開始アドレス Ｃ，−ＣＩ’０１Ｇ実行中タスク名称格納アドレスＣ，
−ＣＰＵ２０実行中タスク名称格納アドレス！）−タス
ク識別名称格納フィールド ８・・・ＣＰＵ状鯵制御情報格納フィールドＶ・・・タ
スク有効表示ビット 特許出願人 日本電気株式会社 代理人 弁理士 井ノロ 爵
Claims (1)
- 【特許請求の範囲】 複数の論理装置と、これらＯ論理装置に共用される少く
と％１台の記憶装置を具備する多重論理装置システムに
おいて、前記各論理装置◆を、命令の実行制御回路と、
前記実行制御回路に発生するエラーを検出し、検出した
時、前記実行制御回路の動作を停止させるエラー検出回
路と、前記エラー検出回路で検出したエラーを他の前記
論理装置に通知する通知回路と、停止した前記実行制御
回路の内部状態を、前記匍の論理装置から読出し、書込
みできるよう制御する続出、書込制御回路と、ｌｌｌ０
論理装置の前記通知回路からエラー通知を夕ける受信鋼
路とで構成し、ある論理装置にエラーが発生した場合。 その論理装置の通知回路のエラー通知を受けた正常な論
理装置の受信−路出力に呼応して、前記正常な論理装置
の命令実行制御回路が前記エラーを発生した論理装置の
命令再試行を制御し、七〇結果、命令再試行不成功魔ら
、エラーを発生し良論理装置Ｏ状曹情報から、前記正常
な論理装置Ｏ中断されたＩＩ＆環の再ＳＶＣ必要な制御
情報を、前記記憶装置に書込むように構成したことｖ４
１黴とする多重論理装置システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56148632A JPS5850049A (ja) | 1981-09-18 | 1981-09-18 | 多重論理装置システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56148632A JPS5850049A (ja) | 1981-09-18 | 1981-09-18 | 多重論理装置システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5850049A true JPS5850049A (ja) | 1983-03-24 |
| JPS6143739B2 JPS6143739B2 (ja) | 1986-09-29 |
Family
ID=15457126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56148632A Granted JPS5850049A (ja) | 1981-09-18 | 1981-09-18 | 多重論理装置システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5850049A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58123150A (ja) * | 1982-01-18 | 1983-07-22 | Fujitsu Ltd | デ−タ処理方式 |
| JPH0362235A (ja) * | 1989-07-31 | 1991-03-18 | Fujitsu Ltd | 複合システムにおけるダウン監視処理方式 |
-
1981
- 1981-09-18 JP JP56148632A patent/JPS5850049A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58123150A (ja) * | 1982-01-18 | 1983-07-22 | Fujitsu Ltd | デ−タ処理方式 |
| JPS6248872B2 (ja) * | 1982-01-18 | 1987-10-15 | Fujitsu Kk | |
| JPH0362235A (ja) * | 1989-07-31 | 1991-03-18 | Fujitsu Ltd | 複合システムにおけるダウン監視処理方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6143739B2 (ja) | 1986-09-29 |
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