JPS5850761A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5850761A JPS5850761A JP56147749A JP14774981A JPS5850761A JP S5850761 A JPS5850761 A JP S5850761A JP 56147749 A JP56147749 A JP 56147749A JP 14774981 A JP14774981 A JP 14774981A JP S5850761 A JPS5850761 A JP S5850761A
- Authority
- JP
- Japan
- Prior art keywords
- lead pin
- conductive layer
- semiconductor
- surface area
- lead
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 230000017525 heat dissipation Effects 0.000 claims description 9
- 238000003780 insertion Methods 0.000 claims description 4
- 230000037431 insertion Effects 0.000 claims description 4
- 241000587161 Gomphocarpus Species 0.000 abstract description 9
- 239000000758 substrate Substances 0.000 abstract description 9
- 239000000919 ceramic Substances 0.000 abstract description 8
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 abstract description 5
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 abstract description 3
- 239000000463 material Substances 0.000 abstract description 3
- 229910000679 solder Inorganic materials 0.000 abstract description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 abstract description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052802 copper Inorganic materials 0.000 abstract description 2
- 239000010949 copper Substances 0.000 abstract description 2
- 229910052750 molybdenum Inorganic materials 0.000 abstract description 2
- 239000011733 molybdenum Substances 0.000 abstract description 2
- 229910052759 nickel Inorganic materials 0.000 abstract description 2
- 238000007747 plating Methods 0.000 abstract description 2
- PWHULOQIROXLJO-UHFFFAOYSA-N Manganese Chemical compound [Mn] PWHULOQIROXLJO-UHFFFAOYSA-N 0.000 abstract 1
- 229910017052 cobalt Inorganic materials 0.000 abstract 1
- 239000010941 cobalt Substances 0.000 abstract 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 abstract 1
- 229910052748 manganese Inorganic materials 0.000 abstract 1
- 239000011572 manganese Substances 0.000 abstract 1
- 238000004519 manufacturing process Methods 0.000 abstract 1
- 238000000034 method Methods 0.000 abstract 1
- 238000000059 patterning Methods 0.000 abstract 1
- 230000005855 radiation Effects 0.000 abstract 1
- 239000003566 sealing material Substances 0.000 description 4
- 238000005219 brazing Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 239000004859 Copal Substances 0.000 description 1
- 241000782205 Guibourtia conjugata Species 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
- H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置に関するものであシ、特に半導体Δ
ツケージの熱放散性の改良に関するものである。
ツケージの熱放散性の改良に関するものである。
超高速で動作する大規模集積回路(Lill)の開発が
本格化するとともにその放熱処理の問題が生じて来た。
本格化するとともにその放熱処理の問題が生じて来た。
41に半導体素子を外部と接続するために、挿入型のリ
ードビンを有するノぐ、ケージ装置においては従来例え
ば第1図に示した装置が用いられていた。すなわちセラ
ミック基板1上に内部導電層2を形成し、キャラf6で
封止された半導体素子4は該内部導電層2に接続せしめ
られ、該セラミ、り基板1をプリント板(図示せず)K
接続するために図のような形状のり−ドビン3を用いて
いた。なお通常キヤ、プロは低融点ガラス又はレジン等
の封止材により封止されて込る◎しかしながら前述のよ
うに半導体装置の動作が゛高速化するにつれて消費電力
が増加し従来の構造ではセラtyり基板1の温度が上昇
し、本半導体装置の誤動作を招き更に寿命の低下へ信頼
度の低下を引きおこす〇 そζで本発明は上記欠点を解消して熱放散性の良好な、
信頼度の高い半導体装置を提供することを目的とする。
ードビンを有するノぐ、ケージ装置においては従来例え
ば第1図に示した装置が用いられていた。すなわちセラ
ミック基板1上に内部導電層2を形成し、キャラf6で
封止された半導体素子4は該内部導電層2に接続せしめ
られ、該セラミ、り基板1をプリント板(図示せず)K
接続するために図のような形状のり−ドビン3を用いて
いた。なお通常キヤ、プロは低融点ガラス又はレジン等
の封止材により封止されて込る◎しかしながら前述のよ
うに半導体装置の動作が゛高速化するにつれて消費電力
が増加し従来の構造ではセラtyり基板1の温度が上昇
し、本半導体装置の誤動作を招き更に寿命の低下へ信頼
度の低下を引きおこす〇 そζで本発明は上記欠点を解消して熱放散性の良好な、
信頼度の高い半導体装置を提供することを目的とする。
更に本発明は半導体装置の長寿命化を図ることを目的と
する。
する。
上記本発明の目的はリードビン挿入型の半導体ノ臂、ケ
ージを含む半導体装置において前記リードビンのストツ
ノ臂一部分の表面積を拡大しリードビンからの放熱性を
増加せしめたことを特徴とする半導体装置によって達成
される。
ージを含む半導体装置において前記リードビンのストツ
ノ臂一部分の表面積を拡大しリードビンからの放熱性を
増加せしめたことを特徴とする半導体装置によって達成
される。
すなわち本発明は挿入型の半導体パッケージにおいて基
板上の導電部を外部に接続する丸めのり−ドピンのネイ
ルへ、ド部の表面積を大きくしたものである。
板上の導電部を外部に接続する丸めのり−ドピンのネイ
ルへ、ド部の表面積を大きくしたものである。
本発明によれば該リードピンのネイルヘッド部の表面積
を大きくすることによって、リードピンの放熱性がよく
なる。従りて該リードピンにロー接等によ)接続された
セラミ、り基板1更に半導体素子(チッf)の放熱性が
良くな)、熱くよる障害が軽減され更に半導体装置の寿
命!伸ばすことが出来、信頼性も向上する〇 以下本廃明を実施例に基づいて説明する・第2図は本発
明の実施例を示した概略説明図であり、特にM3図は本
発明の実施例の主要部の拡大概略断面図である。
を大きくすることによって、リードピンの放熱性がよく
なる。従りて該リードピンにロー接等によ)接続された
セラミ、り基板1更に半導体素子(チッf)の放熱性が
良くな)、熱くよる障害が軽減され更に半導体装置の寿
命!伸ばすことが出来、信頼性も向上する〇 以下本廃明を実施例に基づいて説明する・第2図は本発
明の実施例を示した概略説明図であり、特にM3図は本
発明の実施例の主要部の拡大概略断面図である。
第2−aによれば厚さ2.5■のセラミック基板1上に
、導電層2がΔターニングされてお〕、該導電層2上に
搭載された半導体素子4はリード線7によって導電層2
に接続されておシ、更に半導体素子4及びIJ−PIN
の領域はキャラ7’64Cよシ密封されている0又キヤ
ツf6は封止材5により密封される。本発明は半導体・
母ツケージ内の半導体素子の信号を該・リケージ外部に
伝えるリードピン3のネイルへ、ド部(セラミ、り基板
上にあり基板との固着部)の表面積をたとえば円柱状に
して約8倍にする0すなわち第1図に示されたネイルへ
、ド部の高さHlと第2図に示されたネイルヘッド部の
高さH,との比を1=8にする。このようにリードビン
30表面積を大きくするには従来のリードピンのネイル
ヘッド部O高さを高くすることが容易で好ましく、又該
ネイルヘッド部の形状は円柱状が好ましいが四角柱状、
その他の多角形でも良い。前述の導電層2はたとえばモ
リブデンとiンガン等のメタライズ層十Niメッキ+ム
Uメ、キからなり、又リードピンはコパール又は銅をニ
ッケル等をメッキした材質とするO導電層2とリードピ
ン3との接続は銀ロウ8(第3図参照)等のロウ材を用
いる。またリードピンの形状、そして大きさは一例をあ
げればネイルヘッド部においては直径1.0箇の円形で
高さが3.0mm及びピン部においてはへ5簡の円形で
あり、長さは5.5露とする。
、導電層2がΔターニングされてお〕、該導電層2上に
搭載された半導体素子4はリード線7によって導電層2
に接続されておシ、更に半導体素子4及びIJ−PIN
の領域はキャラ7’64Cよシ密封されている0又キヤ
ツf6は封止材5により密封される。本発明は半導体・
母ツケージ内の半導体素子の信号を該・リケージ外部に
伝えるリードピン3のネイルへ、ド部(セラミ、り基板
上にあり基板との固着部)の表面積をたとえば円柱状に
して約8倍にする0すなわち第1図に示されたネイルへ
、ド部の高さHlと第2図に示されたネイルヘッド部の
高さH,との比を1=8にする。このようにリードビン
30表面積を大きくするには従来のリードピンのネイル
ヘッド部O高さを高くすることが容易で好ましく、又該
ネイルヘッド部の形状は円柱状が好ましいが四角柱状、
その他の多角形でも良い。前述の導電層2はたとえばモ
リブデンとiンガン等のメタライズ層十Niメッキ+ム
Uメ、キからなり、又リードピンはコパール又は銅をニ
ッケル等をメッキした材質とするO導電層2とリードピ
ン3との接続は銀ロウ8(第3図参照)等のロウ材を用
いる。またリードピンの形状、そして大きさは一例をあ
げればネイルヘッド部においては直径1.0箇の円形で
高さが3.0mm及びピン部においてはへ5簡の円形で
あり、長さは5.5露とする。
本実施例によれば従来型の半導体パッケージの熱抵抗が
4♂φWであったものが30〜35”C/97に低下し
熱放散は良好になり、信頼性が向上する0勿論該装置の
寿命の延長も期待される。
4♂φWであったものが30〜35”C/97に低下し
熱放散は良好になり、信頼性が向上する0勿論該装置の
寿命の延長も期待される。
本発明によるリードピンのネイルへ、ド部の表面積は従
来のそれと比較し5倍以上である仁とが好ましい◎ まえ表面積を大きくせしめられたネイルへ、ド部と外部
を絶縁する場合の例として半導体パッケージ全体を包う
セラミックや、陽極酸化したム1等のキャップを使用す
る(第2図中のキャップ16、封止材5は除去)か、文
は第2図中において基板11の周囲に陽極酸化したA/
又はプラスチ、り枠等を設置しチップ及びネイルヘッド
部を覆うように樹脂を充てんしてもよい0 以上説明した様に%一本発明によれば熱放散性に優れた
半導体装置が提供される〇
来のそれと比較し5倍以上である仁とが好ましい◎ まえ表面積を大きくせしめられたネイルへ、ド部と外部
を絶縁する場合の例として半導体パッケージ全体を包う
セラミックや、陽極酸化したム1等のキャップを使用す
る(第2図中のキャップ16、封止材5は除去)か、文
は第2図中において基板11の周囲に陽極酸化したA/
又はプラスチ、り枠等を設置しチップ及びネイルヘッド
部を覆うように樹脂を充てんしてもよい0 以上説明した様に%一本発明によれば熱放散性に優れた
半導体装置が提供される〇
第1図は従来のり−ドピンを有する挿入型の半導体パッ
ケージの実施例であり、第2図は本発明の実施例を示し
た概略説明図であり、第3図は本発明の実施例の主要部
の概略断面図である01・・・セラミック基板、−2・
・・導電層、3・・・リードピン、4・・・半導体素子
、5・・・封止材、6・・・キャップ、7−・・リー
ド線、8・・・銀pつ。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士内田幸男 弁理士 山 口 昭 之
ケージの実施例であり、第2図は本発明の実施例を示し
た概略説明図であり、第3図は本発明の実施例の主要部
の概略断面図である01・・・セラミック基板、−2・
・・導電層、3・・・リードピン、4・・・半導体素子
、5・・・封止材、6・・・キャップ、7−・・リー
ド線、8・・・銀pつ。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士内田幸男 弁理士 山 口 昭 之
Claims (1)
- 【特許請求の範囲】 リードビン挿入型の半導体パッケージを含む半導体装置
において; 前記リードビンのスト、ノ臂一部分の表面積を拡大し、
前記リードビンからの放熱性を増加せしめ九ことを特徴
とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56147749A JPS5850761A (ja) | 1981-09-21 | 1981-09-21 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56147749A JPS5850761A (ja) | 1981-09-21 | 1981-09-21 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5850761A true JPS5850761A (ja) | 1983-03-25 |
Family
ID=15437269
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56147749A Pending JPS5850761A (ja) | 1981-09-21 | 1981-09-21 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5850761A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61266609A (ja) * | 1985-05-16 | 1986-11-26 | Teijin Ltd | 血液透析器 |
JPS61290960A (ja) * | 1985-06-19 | 1986-12-20 | 帝人株式会社 | 血液透析器 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5320865B2 (ja) * | 1972-05-29 | 1978-06-29 |
-
1981
- 1981-09-21 JP JP56147749A patent/JPS5850761A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5320865B2 (ja) * | 1972-05-29 | 1978-06-29 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61266609A (ja) * | 1985-05-16 | 1986-11-26 | Teijin Ltd | 血液透析器 |
JPH0244226B2 (ja) * | 1985-05-16 | 1990-10-03 | Teijin Ltd | |
JPS61290960A (ja) * | 1985-06-19 | 1986-12-20 | 帝人株式会社 | 血液透析器 |
JPH0530466B2 (ja) * | 1985-06-19 | 1993-05-10 | Teijin Ltd |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6339260B1 (en) | Wire arrayed chip size package | |
US7679172B2 (en) | Semiconductor package without chip carrier and fabrication method thereof | |
US6552417B2 (en) | Molded plastic package with heat sink and enhanced electrical performance | |
US5710695A (en) | Leadframe ball grid array package | |
US20010000924A1 (en) | Molded plastic package with heat sink and enhanced electrical performance | |
US20120074544A1 (en) | Semiconductor device and manufacturing method therefor | |
WO1994005038A1 (en) | Metal electronic package incorporating a multi-chip module | |
JPH0750312A (ja) | 半導体装置およびその製造方法 | |
US6396129B1 (en) | Leadframe with dot array of silver-plated regions on die pad for use in exposed-pad semiconductor package | |
JPH07307405A (ja) | ソルダボールを用いた半導体パッケージおよびその製造方法 | |
US9634180B2 (en) | Method for forming semiconductor device package with slanting structures | |
US6344687B1 (en) | Dual-chip packaging | |
JPH09307043A (ja) | リードフレーム部材とその製造方法、および該リードフレーム部材を用いた半導体装置 | |
JPH11354572A (ja) | 半導体チップパッケ―ジ及びその製造方法 | |
US20130181351A1 (en) | Semiconductor Device Package with Slanting Structures | |
JPS5850761A (ja) | 半導体装置 | |
JP5910909B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP5699331B2 (ja) | 半導体装置および半導体装置の製造方法 | |
US7038305B1 (en) | Package for integrated circuit die | |
KR101168890B1 (ko) | 리드 프레임 및 그 제조 방법 | |
JP2000332146A (ja) | 樹脂封止型半導体装置とそれに用いられる回路部材およびそれらの製造方法 | |
JP5772146B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP2008060309A (ja) | 半導体装置 | |
JPS6329960A (ja) | 樹脂封止型半導体装置用リ−ドフレ−ム | |
JP2003209213A (ja) | リードフレームおよび半導体装置の製造方法 |