JPS5848530A - 入力回路 - Google Patents
入力回路Info
- Publication number
- JPS5848530A JPS5848530A JP56147408A JP14740881A JPS5848530A JP S5848530 A JPS5848530 A JP S5848530A JP 56147408 A JP56147408 A JP 56147408A JP 14740881 A JP14740881 A JP 14740881A JP S5848530 A JPS5848530 A JP S5848530A
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- JP
- Japan
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- voltage
- gate
- input
- source
- drain
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- Granted
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は入力回路に関し、特に高い入力電圧管受ける事
に適した半導体装置用の入力回路に関する。
に適した半導体装置用の入力回路に関する。
第１図に従来用いられている入力回路管示す。
ここで使用されている絶縁ゲート電界効果トランジスタ
（以下ＩＧＦＥＴ と略す）Ｍ２は入力保鏝の目的で入
れられているものでＩＧＦＥＴＭｔのゲート破壊電圧を
瞬間的に越える電圧が入力ピンに加わってもＭ２の／シ
ックバイアス効果によＩＭＩのゲート電位がある値以上
にならずこ゛れによシゲートが破壊する事を防止してい
る（特開昭５１−１３７３８６ ｔｉ照）。、ｔたＭ２
をディプレッジ曹ノにしたもの（特−昭５１−８１５７
９参照）もある。
（以下ＩＧＦＥＴ と略す）Ｍ２は入力保鏝の目的で入
れられているものでＩＧＦＥＴＭｔのゲート破壊電圧を
瞬間的に越える電圧が入力ピンに加わってもＭ２の／シ
ックバイアス効果によＩＭＩのゲート電位がある値以上
にならずこ゛れによシゲートが破壊する事を防止してい
る（特開昭５１−１３７３８６ ｔｉ照）。、ｔたＭ２
をディプレッジ曹ノにしたもの（特−昭５１−８１５７
９参照）もある。
ここで螢光表示管駆動用タ回路と接続する入出力兼用ピ
ンを例に考えると出力ピンに現われる電圧はＯｖから−
４０〜−５０ｖの範囲となる。
ンを例に考えると出力ピンに現われる電圧はＯｖから−
４０〜−５０ｖの範囲となる。
ところが近来用いられているＩＧＦＥＴ は集積度を
上げろ為各部の寸法を小さくしそれに供いゲート膜厚も
薄いもの、１例として５ｏｏｎ程度使用してい今。しか
し、５ｏｏｎの酸化膜は４０〜５０Ｖの絶縁耐圧しかな
い為螢光表示管駆動用の出力ピンと共用するのが難しい
。従うてこのような高電圧を扱う端子には入力ゲートを
接続できない。
上げろ為各部の寸法を小さくしそれに供いゲート膜厚も
薄いもの、１例として５ｏｏｎ程度使用してい今。しか
し、５ｏｏｎの酸化膜は４０〜５０Ｖの絶縁耐圧しかな
い為螢光表示管駆動用の出力ピンと共用するのが難しい
。従うてこのような高電圧を扱う端子には入力ゲートを
接続できない。
またＩＧＦＦｉＴ を入力と直列に接続（第１図）し
てもこのＩＧＦＢＴ の耐圧が−２０〜−４０Ｖの為今
度はＩＧＦＥＴ 自体が、破壊される。 。
てもこのＩＧＦＢＴ の耐圧が−２０〜−４０Ｖの為今
度はＩＧＦＥＴ 自体が、破壊される。 。
本発明は以上の点に鑑みてなされたもので、高電圧が加
わりても絶縁破壊し表い入力回路を提供するものである
。
わりても絶縁破壊し表い入力回路を提供するものである
。
第２図に本発明の実施例の一例を示す。Ｍ １１は入力
ゲートＭ ｓ ＊ （ここではＰｃｈＩＧＰＦｉＴｆ：
用いて説明する）はゲートｔ −Ｖ Ｄに接続しソ、−
スを内部入力ゲート回路のグートベ接続しドレインは外
部ピンに接続されさらにこのピンと出力用ＩＧＦＥＴ
Ｍｓｓのドレインが接続される。ここで０点つま”）Ｍ
ｌｚのソース電圧Ｖ■を考えると加わる電圧＠ −Ｖｎ
ｅ Ｍ ｚ 意のしきい値（ソース電圧■■によ−る基
板効果も含む） ｔ−−Ｖ。
ゲートＭ ｓ ＊ （ここではＰｃｈＩＧＰＦｉＴｆ：
用いて説明する）はゲートｔ −Ｖ Ｄに接続しソ、−
スを内部入力ゲート回路のグートベ接続しドレインは外
部ピンに接続されさらにこのピンと出力用ＩＧＦＥＴ
Ｍｓｓのドレインが接続される。ここで０点つま”）Ｍ
ｌｚのソース電圧Ｖ■を考えると加わる電圧＠ −Ｖｎ
ｅ Ｍ ｚ 意のしきい値（ソース電圧■■によ−る基
板効果も含む） ｔ−−Ｖ。
とすると−Ｖｎ−（−Ｖ■）−（−Ｖ、）＞Ｏが満され
ている間はＭｌ２が０１１ しているがソース電圧Ｖ■
が上昇して−Ｖｏ−（−Ｖ■）−（−Ｖｔ）＝０となる
とＭ１２杖ｃｕｔ ｏｆｆ状態となりドレインにソース
よ〉高い電圧を加えて奄ソース電圧■■はこれ以上上昇
しないことが判る。−例として、−Ｖｎ＝ −ｓｖ Ｍ
、ｚ（ＤＶｙ＝−１，ＯＶとｆると”ｙ、クゲートの影
響をまったく無視してもＶ■は一４Ｖより上昇する事が
ない。つｔｂ入出力ピンに直接接がるＭｌｌのドレイン
に高電圧が加わりてもＭｌｌのゲートには一４ＶＬ、か
加わらない事力（判る。
ている間はＭｌ２が０１１ しているがソース電圧Ｖ■
が上昇して−Ｖｏ−（−Ｖ■）−（−Ｖｔ）＝０となる
とＭ１２杖ｃｕｔ ｏｆｆ状態となりドレインにソース
よ〉高い電圧を加えて奄ソース電圧■■はこれ以上上昇
しないことが判る。−例として、−Ｖｎ＝ −ｓｖ Ｍ
、ｚ（ＤＶｙ＝−１，ＯＶとｆると”ｙ、クゲートの影
響をまったく無視してもＶ■は一４Ｖより上昇する事が
ない。つｔｂ入出力ピンに直接接がるＭｌｌのドレイン
に高電圧が加わりてもＭｌｌのゲートには一４ＶＬ、か
加わらない事力（判る。
ここでＭｘｓｔ’見るとこのＩＦＦＥＴ は螢光表示管
を駆動する為ドレインに−４０〜−５０Ｖカロわっても
破壊しない高耐圧のＩＧＦ］？ｉＴ ？使用している。
を駆動する為ドレインに−４０〜−５０Ｖカロわっても
破壊しない高耐圧のＩＧＦ］？ｉＴ ？使用している。
Ｍｌｌ にも同じＩＧＦＥＴ ＠使用すれば入出力ピ
ンに高電圧が加わってもＭｌ、、Ｍｌ、は破壊しないし
内部グー）（Ｍｓｓ）には−４ＶＬ、かカロゎらない。
ンに高電圧が加わってもＭｌ、、Ｍｌ、は破壊しないし
内部グー）（Ｍｓｓ）には−４ＶＬ、かカロゎらない。
従ってＭ８□は絶縁破壊する事がない為内袖で使用され
ている普通のＩＧＦＥＴで良く第２図の回路を使用すれ
ば高電圧を扱う入力ピンが実現でき、これによシ入力兼
用ピンも可能となる。なお高耐圧ＩＧＦＥＴの耐圧が非
常に高い場合これよシ低い電圧で逆降伏するダイオード
Ｄ１を並列にする事でこれら工ＧＦＢＴの保Ｓｔ−行な
前記の説明でＶ、＝−５Ｖ の時Ｖ■は一４ｖ程度迄
しか出ない為入力レベルが悪化する可能性が有るこの時
Ｍｌ、のしきい値をイオン注入技術等を用いてディプレ
ッジ、ン型ＩＧＦＥＴにするとＶ■にはさらに高い電圧
が出−る、この時Ｍ１１のゲート耐圧を考え■■が上昇
した時に完全にｃｕｔｏｆｆ するようにディプレッ
ジ、ンめ深さｔ−調節する必要が有る。もし製造工程数
が増加する等の問題が有る場合には第３図の如く回路上
で解決する方法もある。これは入力が°Ｌｏｗ レベ
ルの時ＭｌｆｉがＣｕｔ ｏｆｆ状態の為プルダウン抵
抗凡！霊によ１）−ＶＤの電圧がＭ３１のゲートに加わ
る。
ている普通のＩＧＦＥＴで良く第２図の回路を使用すれ
ば高電圧を扱う入力ピンが実現でき、これによシ入力兼
用ピンも可能となる。なお高耐圧ＩＧＦＥＴの耐圧が非
常に高い場合これよシ低い電圧で逆降伏するダイオード
Ｄ１を並列にする事でこれら工ＧＦＢＴの保Ｓｔ−行な
前記の説明でＶ、＝−５Ｖ の時Ｖ■は一４ｖ程度迄
しか出ない為入力レベルが悪化する可能性が有るこの時
Ｍｌ、のしきい値をイオン注入技術等を用いてディプレ
ッジ、ン型ＩＧＦＥＴにするとＶ■にはさらに高い電圧
が出−る、この時Ｍ１１のゲート耐圧を考え■■が上昇
した時に完全にｃｕｔｏｆｆ するようにディプレッ
ジ、ンめ深さｔ−調節する必要が有る。もし製造工程数
が増加する等の問題が有る場合には第３図の如く回路上
で解決する方法もある。これは入力が°Ｌｏｗ レベ
ルの時ＭｌｆｉがＣｕｔ ｏｆｆ状態の為プルダウン抵
抗凡！霊によ１）−ＶＤの電圧がＭ３１のゲートに加わ
る。
次に入力がＨ１ｇｈレベルとなるとＭ３曹のｏｎ抵抗と
ｎｕｓとの比によりＭＥｓに加わる電圧が決まる為Ｍ置
型のｏｎｎ抵抗抗十分小さく取る事によシ改善する。な
お第３図に示す回路の中にＲ１１゜Ｄ、が入っているが
−５これは入力保−装置でＤ８は高耐圧ＩＧＰ）３Ｔ
よシも低く使用電圧よシも高い逆降伏電圧をもつダイオ
ードで６６ ｅ Ｒ１ｍは抵抗全使用してい本が代りに
ディプレッジ、ン型のＭＯ８，及び電流源が負荷として
使用できる。
ｎｕｓとの比によりＭＥｓに加わる電圧が決まる為Ｍ置
型のｏｎｎ抵抗抗十分小さく取る事によシ改善する。な
お第３図に示す回路の中にＲ１１゜Ｄ、が入っているが
−５これは入力保−装置でＤ８は高耐圧ＩＧＰ）３Ｔ
よシも低く使用電圧よシも高い逆降伏電圧をもつダイオ
ードで６６ ｅ Ｒ１ｍは抵抗全使用してい本が代りに
ディプレッジ、ン型のＭＯ８，及び電流源が負荷として
使用できる。
またＣＭＵ８ の場合は第４図に示すようにｎＣｈＩＧ
ＦＥＴ（ＭＢ２）を用いることができる。
ＦＥＴ（ＭＢ２）を用いることができる。
以上詳細に説明したように本発明によれば入力ゲートの
絶縁耐圧に近いか越え゛るような高い電圧を入力信号と
して扱える。この時半導体基板上に高電圧を扱う出力が
ある場合、こ−れらと接続し入出カー用ピ／とし外部に
出るピンの数が少なくできる利点もある。
絶縁耐圧に近いか越え゛るような高い電圧を入力信号と
して扱える。この時半導体基板上に高電圧を扱う出力が
ある場合、こ−れらと接続し入出カー用ピ／とし外部に
出るピンの数が少なくできる利点もある。
またＭｌ、、Ｍ、 ２．Ｍｌはいずれも−’Ｖ Ｄに接
続−れているがこれはこのトランジスタ’Ｉｏｎできる
状態であればどんな電圧でも良く入出力兼用ピンの場合
入力を取シ込むタイミングに合わせこのゲートに信号全
顎えてもよい。
続−れているがこれはこのトランジスタ’Ｉｏｎできる
状態であればどんな電圧でも良く入出力兼用ピンの場合
入力を取シ込むタイミングに合わせこのゲートに信号全
顎えてもよい。
第１図は従来の入力回路を示す図、第２図は本発明の入
力回路の一実、施例（破線は入出力兼用としたｍｉ＞１
−示す図、第３図は本発明の他の−実流側を示す図、第
４図は本発明の他の一実施例を示す図である。 ■・・・・・・バイアス抵抗、Ｒ１１１Ｒ１１・・・・
・・入力保譲抵抗、Ｄｌ、Ｄ２．Ｄｓ・・・・・・入力
保護ダイオード、Ｍｌ、 Ｍｌ １． Ｍｌ １． Ｍ
ｚ １ ・−−−−−内部ゲート、Ｍ。 ・・・・・・入力保護用ＩＧ ＰＥＴ 、 Ｍｌ ｓ、
Ｍｚ ｆｉ＊ Ｍ、 雪・・・・・・入力保農用高耐
圧ＩＧ ＦＩＴ 、 Ｍｌ ３． Ｍｚ ＩｔＭｍ、・
・・・・・高耐圧出力用ＩＧＦ’ＥＴ％ｈｉｓ ・・・
・・・プルダウン抵抗、ＭＢ２・・・・・・プルダウン
Ｉ Ｇ ＦＥＴ寮１図 を２侶 ￥４−回 １４３−
力回路の一実、施例（破線は入出力兼用としたｍｉ＞１
−示す図、第３図は本発明の他の−実流側を示す図、第
４図は本発明の他の一実施例を示す図である。 ■・・・・・・バイアス抵抗、Ｒ１１１Ｒ１１・・・・
・・入力保譲抵抗、Ｄｌ、Ｄ２．Ｄｓ・・・・・・入力
保護ダイオード、Ｍｌ、 Ｍｌ １． Ｍｌ １． Ｍ
ｚ １ ・−−−−−内部ゲート、Ｍ。 ・・・・・・入力保護用ＩＧ ＰＥＴ 、 Ｍｌ ｓ、
Ｍｚ ｆｉ＊ Ｍ、 雪・・・・・・入力保農用高耐
圧ＩＧ ＦＩＴ 、 Ｍｌ ３． Ｍｚ ＩｔＭｍ、・
・・・・・高耐圧出力用ＩＧＦ’ＥＴ％ｈｉｓ ・・・
・・・プルダウン抵抗、ＭＢ２・・・・・・プルダウン
Ｉ Ｇ ＦＥＴ寮１図 を２侶 ￥４−回 １４３−
Claims (1)
- 中導体基板に設けられた絶縁ゲートｍ電界効果トランジ
スタを含み、第１の絶縁ゲート屋電界効果トランジスタ
のゲート電極に第ｉの絶縁ゲート型電界効果トランジス
タの耐圧に較べよシ高い耐圧の第２の絶縁ゲート型電界
効果トランジスタのソースを接続し、該第２の絶縁ゲー
トｍ電界効果トランジスタのドレインを入力を与えるこ
とｔｉ黴とする入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56147408A JPS5848530A (ja) | 1981-09-18 | 1981-09-18 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56147408A JPS5848530A (ja) | 1981-09-18 | 1981-09-18 | 入力回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24205285A Division JPS61142818A (ja) | 1985-10-28 | 1985-10-28 | 入出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5848530A true JPS5848530A (ja) | 1983-03-22 |
| JPH0381330B2 JPH0381330B2 (ja) | 1991-12-27 |
Family
ID=15429617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56147408A Granted JPS5848530A (ja) | 1981-09-18 | 1981-09-18 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5848530A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6439118A (en) * | 1987-08-04 | 1989-02-09 | Nec Corp | Gaas semiconductor integrated circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5179524A (ja) * | 1975-01-06 | 1976-07-10 | Hitachi Ltd | |
| JPS5514744A (en) * | 1978-07-17 | 1980-02-01 | Nec Corp | Output circuit |
-
1981
- 1981-09-18 JP JP56147408A patent/JPS5848530A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5179524A (ja) * | 1975-01-06 | 1976-07-10 | Hitachi Ltd | |
| JPS5514744A (en) * | 1978-07-17 | 1980-02-01 | Nec Corp | Output circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6439118A (en) * | 1987-08-04 | 1989-02-09 | Nec Corp | Gaas semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0381330B2 (ja) | 1991-12-27 |
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