JPS5847738B2 - 可変長フィ−ルドのアクセス方法 - Google Patents

Description

【発明の詳細な説明】 本発明は本来の記憶装置アドレシング素子及び境界に関
係なくビット・フィールドを取扱うことに関するもので
ある。

本発明の好適な実施例は電子式データ処理システム内で
実施されるものであり、このシステムの種々な部分が以
下の特許出願において詳細に述べられている。

特願昭５２−４７５１２号（特公昭５４−４１４５８号
公報）は本発明を使用し得るデータ処理システムを開示
しており、特願昭５２−４８６２３号（特公昭５７−３
０９２号公報）は本願のプロセッサ、Ｉ／Ｏデバイス、
チャネル、Ｉ／Ｏデバイスとの間でデータを転送するた
めのＩ／Ｏインターフェースと関連する制御装置の好適
な形体を開示している。

特願昭５２−３８６２３号（特公昭５６−５３７８２号
公報）は本願のプロセッサ及び主記憶装置と関連するア
ドレシング制御装置の好適な形体を開示している。

更に、特願公５２−３８６２０（特公昭５７３８９９８
号公報）、５ ２−３ ８ ６ ２ ４ （特公昭５７
−５１１３３号公報）、５２−３８６２１（特公昭５７
−５１１３３号公報）、５２−３９６２１（特公昭５７
−３６６７８号公報）、５２−４１０４５（特公昭５７
−３６６７９号公報）、５２−３９６２２（特公昭５７
−３９０００号公報）、５２−３９６２３（特公昭５６
−５３７８２号公報）、５２−４７５１３（特公昭５５
−４３１３６号公報）、５２−４８６２２（特公昭５３
−９４１号公報）、５２−４８６２４０特公昭５７−１
１４４５号公報）、５２−４１０４７（特公昭５８−２
１３０８号公報）は本発明を実施し得る代表的なシステ
ムの種々な部分を開示している。

本発明の背景 上記のような代表的なデータ処理システムでは、主記憶
装置の内容はアドレシングの目的のために小さなビット
群に分割される。

これらの群（即ち、アドレス可能性のある素子）は例え
ばｆＢＭシステム／３６０におけるバイト或いはＩ Ｂ
Ｍ １１３０システムにおけるワード（それぞれ２バイ
ト）如きものでよい。

注意すべき重要なことは、すべての記憶装置アドレシン
グ装置はアドレス可能性のある素子の境界に置かれた情
報を参照し得るだけであること及びデータはアドレス可
能性のある単一の素子又は複数の素子として主記憶装置
からフエツチされ又は貯蔵されること、である。

アドレス可能性のある素子の境界と揃えられてない主記
憶装置オペランド又はアドレス可能性のある１つの素子
若しくは或る整数個の素子と同じ大きさでない主記憶装
置オペランドを処理しようとする場合、従来のデータ処
理システムのユーザ及びプログラマはかなり困難な状況
の下にこれを操作しなければならなかった。

歴史的６こは、ビット・フィールド全体の質問（即ち、
読出し）は情報を含むワード又はバイトをロードし然る
後ソフト（又は同等のこと）を行って分離させ関連ある
フィールドを揃えることを意味する。

エミュレーション及ひ翻訳技法はこのような技法を大い
に重要なものにする。

その反対の動作（ビット・フィールド全体を貯蔵する）
は歴史的には、データがその後の無作為的な更新を必要
とする場合にはそのデータはパンクされないことが多い
ので余分な操作を必要とした。

従来の技法はこの問題に対する部分的に解決を示すもの
であり、それが示している手段によって１つの揃えられ
てないオペランドの先端がアクセス可能となる。

しかし、その従来技法はオペランドがアドレス可能性の
ある次の素子の境界と重畳しない場合を扱うものである
。

これは直接にアクセス可能な揃えられてないすべてのオ
ペランドがアドレス可能性のある１つの単位内に存在し
なければならないことを意味する。

これは（プログラマがアドレス可能性を再計算しなけれ
ばならない頻度を減少させることによって）ユーザの負
担を少なくするけれども、それは問題を取除くものでは
ないことは明らかである。

本発明とは対照的に、その従来技法はシステムにおける
アドレス可能性のある素子の境界に関係なく可変長の揃
えられてないビット・フィールドの全体的アクセシング
を可能にするものではない。

本発明は単一の機械命令によって可変長の不揃いのビッ
ト・フィールドを容易に処理するのを可能にすることに
よって上記の問題を解決するものである。

それはバイト又はワード境界に関係なく任意の長さ（所
定の最大長まで）のビット・フィールドとして表わされ
た情報に対する記憶装置の最適化を与えるものである。

発明の要約 以下の詳細な説明では、４つの新しい命令を認識しそし
て実行するための装置が与えられる。

それら命令のうち本発明に関連する３つは特定のビット
・フィールドを記憶装置から１つの指定されたレジスタ
にロードさせる”ロード″命令である。

第４の命令は指定されたレジスタに貯蔵されているビッ
ト・フィールドを記憶装置へ貯蔵させる”ストア′”命
令である。

好適な実施例では、それら命令の各々は、オペレーショ
ン・コードに加えて （１）ビット・フィールドの発生源（ソース）又は宛先
（テステイネーション）であるマシン・レジスタの指定 （２）記憶装置バイトのベース・アドレスを含むレジス
タの指定 （３）ビット・フィールドの長さの指定（この実施例で
はビット・フィールドの実際の長さよりも１だけ少ない
値） を含んでいる。

ビット・フィールドの始めの記憶装置における特定のビ
ット・ロケーションはそのビット・フィールドが記憶装
置におけるベース・アドレス力）ら隔てられている量を
表わす所定の機械レジスタの内容とバイト・ベース・ア
ドレス・レジスタの内容とを加えることによって得られ
る。

この装置の好ましい実施例では、連続する可変長のビン
ト・フィールドをロードする時にディスプレースメント
・レジスタの内容を適正に更新するための手段が設けら
れる。

システムの一般的説明 第１図は本発明が組込まれる好適なンステムの全体的ブ
ロック図である。

中央処理装置（ＣＰＵ）即ちプロセッサ１はこのシステ
ムの主要素子であり、第２Ａ〜２Ｈ図において更に詳細
に示される。

これは命令を実行し且つそのシステムの２つの主要イン
ターフェース即ち入出力（Ｉ／Ｏ）インターフェース２
及び記憶装置一変換器インターフェース３における活動
を制御する。

複数の入出力（Ｉ／Ｏ）デバイス４−１乃至４ − ｎ
がそれぞれのデバイス・アタッチメント５−１乃至５−
ｎによってＩ／Ｏインターフェース２に接続される。

デバイス・アタッチメント５−１乃至５−ｎはＣＰＵ１
と共にＣＰＵ１とＩ／Ｏデバイス４−１乃至４ − ｎ
との間のデータの転送を制御する。

記憶装置一変換器アタッチメント３はＣＰＵ１を主記憶
装置８及びリロケーション変換器９ ニ接続する。

インターフエイス１１はリロケーション変換器９を非同
期記憶装置１０に接続する。

主記憶装置８は内部記憶装置１４及び外部記憶装置１５
を持っている。

インターフェース１２はＣＰＵ１と内部記憶装置１４と
の間のデータの転送を制御するようＣＰＵ１を主記憶装
置８に接続する。

外部記憶装置インターフェース１３はＣＰＵ１と外部記
憶装置１５との間のデータの転送を制御するよう主記憶
装置８をリロケーション変換器９に接続する。

操作卓６がインターフェース７によってＣＰＵに接続さ
れる。

インターフェース２は第２Ａ〜２Ｈ図に関連して更に詳
細に述べられるＩ／Ｏアドレス・バス、Ｉ／Ｏデータ・
バス及びＩ／Ｏインターフェース制御信号バスを含んで
いる。

インターフェース３は主記憶装置バス及びＣＰＵ一変換
器制御信号バスを含んでいる。

インターフェース１２及び１３はそれぞれデータの転送
中内部記憶装置制御信号及び外部記憶装置制御信号のた
めの通路となる。

インターフェース１１はインターフェースｉｌＪ御｛Ｈ
号線と共にデータ・バス・アウト及びデータ・バス・イ
ンを含んでいる。

これらインターフェースは以下で簡単に説明される。

ＣＰＵデータ・フロー ＣＰＵ１は通常の構造の演算論理装置（ＡＬＵ）５１（
第２Ｅ図）を含んでいる。

ＡＬＵ５１に対して１対の入力レジスタ、即ちＷＡレジ
スク５２及びＹレジスタ５３が設けられ、それらレジス
タはそれぞれバス５４及び５５によってＡＬＵ５１に接
続される。

ＡＬＵ５１は出力バス５６を有し、それはＡＮＤゲート
５８によってプロセッサ・バス５７に接続される。

プロセッサ・バス５７はＡＮＤゲート６０及び６１によ
ってレジスタ５２及び５３に接続され、入カデータをＡ
ＬＵ５１へ供給する。

プロセッサ・バス５７はソース及びデステイネーション
・データの両方に対する主データ・バス５７′として作
用する。

従って、ソースとして作用するプロセッサの各機能素子
はＡＮＤゲートによってプロセッサ・バス５７に接続さ
れ、デステイネーションとして作用するＣＰＵ１の各機
能素子はそれぞれのＡＮＤゲートによってプロセッサ・
バスに接続される。

そのシステムのほとんどの機能素子はデータに対するソ
ース及びデステイネーションの両方として作用する。

従ってそれらはソースＡＮＤゲート及びデステイネーシ
ョンＡＮＤゲートの両方によってプロセッサ・バス５７
に接続される。

従って、プロセッサ・バス５７はデステイネ−ションＡ
ＮＤゲート６６及びソースＡＮＤゲート６７によってＺ
レジスタ６５に、デステイネーションＡＮＤゲート７１
及びソースＡＮＤゲート７２によってプロセッサ記憶装
置データ・レジスタ１０に、デステイネーションＡＮＤ
ゲート７６及びソースＡＮＤゲート７７によってカウン
タ７５に、デステイネーションＡＮＤゲート８１及びソ
ースＡＮＤゲート８２によってレジスタ・スタック８０
に、デステイネーションＡＮＤゲート８６及びソースＡ
ＮＤゲート８７によってアドレス・キー・レジスタ８５
に、デステイネーションＡＮＤゲート９１及びソースＡ
ＮＤゲート９２によってハードウエア・レベル・ステー
タス・レジスタ９０に、そしてデステイネーションＡＮ
Ｄゲート９６及びソースＡＮＤゲート９７によってプロ
セッサ記憶装置アドレス・レジスタ９５にそれぞれ接続
される。

プロセッサ・バス５７はソースＡＮＤゲート１００及び
インターフェース・バス７ａによって制御卓６（第２Ａ
図）に接続される。

データはプロセッサ・バス５７からＡＮＤゲート６６、
Ｚレジスタ６５及びインターフェース・バス７ｂを介し
て制御卓６へ送られる。

オペレーション（ＯＰ）レジスタ１０１（第２Ｆ図）が
ソースＡＮＤゲート１０２を介してプロセッサ・バス５
７に接続される。

オペレーション・コードがプロセッサ記憶装置データ・
レジスタ７０からＡＮＤゲート１０３を介してＯＰレジ
スク１０１に貯蔵される。

スタック・アドレス・レジスタ１０５（第２Ｇ図）がデ
ステイネーションＡＮＤゲート１０６を介してプロセッ
サ・バス５１に接続される。

現在命令アドレス・レジスタ１０７がソースＡＮＤゲー
ト１０９を介してプロセッサ・バス５７に接続される。

レジスタ１０７の入力はバス１０８を介してスタック・
レジスタ８０の出力に接続される。

記憶保護アレ−１１０（第２Ｈ図）がデステイネーショ
ン及びソースＡＮＤゲート１１１及び１１３によってプ
ロセッサ・バス５７に接続される。

プログラム・ステータス・ワード（ｐｓｗ）レジスタ１
１５はその出力１１６をソースＡＮＤゲ゛−Ｈ １ ７
によってプロセッサ・バス５１に接続される。

レジスタ１１５への入力は種々のシステム・チェック入
力線１２０から、キー比較一致レジスタ１２１からそし
て記憶装置チェック状態バス１３６から与えられる。

キー比較一致レジスタ１２１への入力は記憶保護アレ−
１１０からその出力バス１２５によって及びキー選択ロ
ジック回路１２６からバス１２７によって与えられる。

レジスタ８５からの出力１２Ｂが回路１２６の１つの入
力へ接続される。

回路１２６への第２の入力１２９はサイクル・スチール
保護ラツチ１３０（第２Ｄ図）によって与えられる。

ラツチ１３０からの入カバス１２９はレジスタ９０にも
接続される。

キー選択ロジック回路１２６の出力は記憶装置一変換器
インターフェース３の一部分を形或する出力バス１２７
によって主記憶装置８及びリロケーション変換器９にも
接続される。

インター７１−ス３は同期化バス１３５（第２Ｈ図）、
チェック状態バス１３６、アドレス・バス１３７、入カ
バス１３８及び出力バス１３９をも含んでいる。

プロセッサ記憶装置アドレス・レジスタ９５の出力１４
０はＡＮＤゲ゛一ト１４１を介してアドレス・バス１３
７に接続される。

サイクル・スチール記憶装置アドレス・レジスタ１４２
はその出力１４３をＡＮＤゲート１４４によってアドレ
ス・バス１３７に接続される。

ゼロ検出回路１５０はその入力をプロセッサ・バス５７
にそしてその出力を条件付きブランチ論理回路１５２（
第２Ａ図）に接続される。

ゼロ検出回路１５０の出力１５１は結果表示回路１５３
（第２Ｇ図）の入力にも接続される。

結果表示回路１５３の第２人力１５４はＡＬＵ５１の出
力から与えられる。

プロセッサ・バス５Ｔは条件付きブランチ論理回路１５
２への入力をも形或する。

カウンタ７５（第２Ｆ図）の出力１６０はホルト■／Ｏ
デコーダ１６１への入力及びサイクル・スチール記憶装
置アドレス・レジスタ１４２への入力を与える。

デコーダ１６１の出力１６２はインターフエーズ・ゲー
ト制御回路２３９（第２Ｄ図）に接続される。

主記憶装置から入カデータ・バス１３８はＡＮＤゲート
１６５を介してプロセッサ記憶装置データ・レジスタ７
０（第２Ｅ図）に及びＡＮＤゲート１６７を介してサイ
クル・スチール記憶装置データ・レジスタ１６６に接続
される。

プロセッサ記憶装置データ・レジスタ７０からの出力１
６８はＡＮＤゲ゛ー１１６９を介して主記憶装置への出
力データ・バス１３９に接続される。

レジスタ１６６はＡＮＤゲート１７０を介してバス１３
９に接続される。

レジスタ７０及び１６６の出力は記憶パリテイ・チェッ
ク１７１（第２Ｆ図）にも接続される。

その回路１７１はパリテイ・エラーが存在しない時に出
力データ・バス１３９にパリテイ・ビットを与え、パリ
テイ・エラーが検出される時線１７３上に出力信号を与
える。

マスク・レジスタ１γ５（第２Ａ図）は入カゲート１７
６及び出力ゲ゛−４１ ７７を介してプロセッサ・バス
５７のビツＨ２，１３に接続される。

マスク・レジスタ１１５の出力１７８は駆動回路１８０
及びバス１８２を介して現在レベル・レジスタ１８１に
も接続される。

選択済レベル・レジスタ１８５はその入力をプロセッサ
・バス５７のビット１４，１５に接続される。

レジスタ１８５の出力１８５ａはゲート１８５ｂを介し
てスタックＳＡＲ１０５（第２Ｇ図）に接続される。

出力１８５ａはデコーダ回路１９０及びその出力線１９
１を介して現在レベル・レジスタ１８１にも接続される
。

現在レベル・レジスタ１８１の出力１９２はＣＰＵ１の
マイクロプログラム制御機構２００の読取専用記憶装置
アドレス・レジスタ（ＲＯＳＡＲ）１ ９３（第２Ｂ図
）に接続される。

レジスタ１８１の出力１８１ａはエンコーダ１８１ｃに
より４ビットカ）ら２ビットにエンコーダされた後ゲー
ト１８１ｂによってスタックＳＡＲ１０５に接続される
。

マイクロプログラム制御機構２００は読取専用記憶装置
（ＲＯＳ）２０１を有し、それはＲＯＳ出力データ・レ
ジスタ２０２及びソースＡＮＤゲ′−ｌ−２０３を介し
てプロセッサ・バス５７に接続される。

ＲＯＳ出力データ・レジスタ２０２の第２出力２０４は
ソース・デコーダ論理回路２０５、デステイネーション
・デコーダ論理回路２０６、記憶装置制御デコーダ論理
回路２０７，ＡＬＵ機能デコーダ論理回路２０８、他の
制御デコーダ論理回路２０９及びＲＯＳ ＡＲ１９３
に接続される。

ＲＯＳ２０１に対するアドレス選択はＲＯＳＡＲ１９３
からバス２１２及びアドレス・デコーダ論理回路２１３
を介して与えられる。

リンク・レジスター１ ２１０及びリンク・レジスター
２２１１はそれらの入力をバス２１２を介してＲＯＳＡ
Ｒ１９３に接続されそしてそれらの出力２１４，２１５
を有する。

プロセッサ記憶装置データ・レジスタ７０（第２Ｅ図）
がバス７３を介してＲＯＳ ＡＲ１９３へのもう１つ
の入力を与える。

条件付きブランチ論理回路１５２はバス２１６を介して
ＲＯＳ ＡＲ１９３への入力を与える。

ソース・デコーダ回路２０５は出力ソース制御線２３１
を有し、それら線はゲート１０２の如き種々のソースＡ
ＮＤゲートを制御してソース・データをアクセスするの
に利用される。

デステイネーション・デコーダ２０６は出力デステイネ
ーション制御線２３２に有し、それら線はゲート７６の
如き種々のデステイネーションＡＮＤゲートを制御して
デステイネーション・データを適当なレジスタ又は他の
素子へ与える。

ＡＬＵ機能デコーダ回路２０８は出力ＡＬＵ機能制御線
２２３を有し、それら線はプロセッサ・サイクル中ＡＬ
Ｕの種々の機能を制御するのに利用される。

これらデステイネーション制御、ソース制御及びＡＬＵ
制御はそれらが本願の発明に関連する限りにおいて以下
で詳細に説明される。

記憶装置制御デコーダ論理回理２０７は出力２３５を記
憶装置制御回路２３６に接続される。

その回路２３６はデコーダ回路２０９から与えられる第
２人力２３７及びチャネル・インターフェース・ゲート
制御回路２３９（第２Ｄ図）からの第３人力２３８を有
する。

このバス２３８は双方向性であり、Ｉ／Ｏデバイス４−
１乃至４−１ ０とＣＰＵ１との間のデータ転送中利用
される。

インターフェース・バス１２及び同期化バス１３５はい
ずれも記憶装置制御論理回路２３６に接続される。

デコーダ回路２０９は状態制御出力２４０、サンプル割
込要求出力２４１及びチェック状態出力２４２を有する
。

更に、デコーダ回路２０９からの出力２４３はクロツク
制御回路２４５（第２Ｃ図）に接続される。

水晶発振器２４６は周波数分割器２４７に信号を与え、
一方その分割器２４７はクロツク制御回路２４５の入力
に接続されＣＰＵＩのデータ・フロー及び制御のための
タイミング・パルスを与える。

ＣＰＵデータ・フロー及び制御回路へのこれらタイミン
グ・パルスはクロツク制御回路２４５の出力線２４８−
１乃至２４８−ｎによって与えられる。

同期化バス１３５はクロツク制御回路２４５に接続され
そしてこの目的のため（こ２ウエイ・コミュニケーショ
ン・バスである。

次にチャネル・ハードウエア２５０（第２Ａ図及び２Ｄ
図）が詳細に述べられる。

チャネル・ハードウエア２５０は■／０インターフェー
ス２の種々の線及びバスに接続される多数の１駆動回路
（ドライバ）及び受信回路〔レシーバ）２５１乃至２５
６を有する。

従って、レシーバ２５１はリクエスト・イン・バス２６
１のビツｈＯ−３に接続される。

レシーバ２５２はリクエスト・イン・バス２６２のビッ
ト１６に接続される。

レシーバ及ひドライバの群２５３はポール線２６３、ポ
ール・リターン線２６４及びバースト・リターン線２６
５に接続される。

ドライバ２５４はポール識別バス２６６のビット０−４
に接続される。

ドライバ及びレシーバ２５５は線２ ６ ７−１乃至２
６７−１０に接続され、それらはサービス・ゲート線、
サービス・ゲート・リターン線、アドレス・ゲート線、
アドレス・ゲート・リターン線、データ・ストローブ線
、ホールド又はマシン・チェック線、システム・リセッ
ト線、ワード・バイト表示線、サイクル・スチール・ス
テータス・ノくスのビット０−３を含んでいる。

レシーバ２５６は条件コード入カバス２６８のビット１
−２に接続される。

インターフェース２はデータ・バス２６９、アドレス・
バス２７０のビットＯ−１５、アドレス・バスのビット
１６線２７２及びパワー・オン・リセット線２７１を含
んでいる。

データ・バス２６９はＩ／Ｏインターフェース・パリテ
イチェック及び発生回路２７５（第２Ｆ図）の入力に接
続される。

その回路２７５はＩ／ＯデバイスからＣＰＵｌに送られ
たデータにエラーがない時Ｉ／Ｏインターフェース・デ
ータ・バス２６９にパリテイ・ビットを与える第１出力
２７６を有する。

その回路２７５はデータ・バス２６９上にパリテイ・エ
ラーが生ずる時に信号を与える第２出力２７７を有する
。

データ・バス２６９はソースＡＮＤゲート２７８を介し
てプロセッサ・バス５７にも接続される。

データ・バス２６９はＡＮＤゲート２８０（第２Ｅ図）
を介してサイクル・スチール記憶装置データ・レジスタ
１６６の入力に接続され、そしてＡＮＤゲート２７９を
介してそのサイクル・スチール記憶装置データ・レジス
タ１６６の出力に接続される。

データ・バス２６９はＡＮＤゲート２８１を介してＹレ
ジスタ５３の出力５５にも接続される。

アドレス・バス２７０はサイクル・スチール記憶装置ア
ドレス・レジスタ１４２（第２Ｇ図）の入力に接続され
る。

そのアドレス・バス２７０はゲート２７３（第２Ｆ図）
を介してカウンタ７５の出力１６０にも接続される。

レシーバ２５１の出力１８２は現在レベル・レジスタ１
８１の入力に接続される。

ドライバ及びレシーバ回路２５２，２５３，２５４はボ
ール・シーケンス制御回路２８５に接続される。

現レベル・レジスク１８１は出力１８１ａを介して回路
２８５へのもう１つの入力を与える。

リクエスト承認線２８６がポール・シーケンス制御回路
２８５へのもう１つの入力を与える。

そのポール・シーケンス制御回路２８５は線２８９を介
してインターフェース・ゲート制御回路２３９にも接続
される。

インターフェース・シーケンス及ひタイムアウト・チェ
ック制御回路２８８が線２８７を介してポール・シーケ
ンス制御回路２８５に接続される。

パワー・オン・リセット線２７１が回路２８５へのもう
１つの入力を与える。

線２ ９ ０−１乃至２９０−１０（第２Ｄ図）はドラ
イバ及びレシーバ回路２５５をインターフェース・ゲー
ト制御回路２３９に接続する。

プロセッサ・バス５７は１６ビット幅のバスであり、マ
イクロプログラム制御回路により選択されたようにＣＰ
Ｕデータ・フローにおけるソース素子とデステイネーシ
ョン素子との間で情報を転送する。

オペレーション・レジスク（ＯＰ ＲＥＧ）１ ０
１ （ｉＺＦ図）は１６ビット・レジスタであり、命令
の解読中レジスタ・スタック８０に対するレジスタ・ア
ドレス・アーギュメントを含む命令の第１ワードを有す
る。

それは命令の第１ワードを保持していない場合一時的デ
ータ・レジスタとしても使用される。

その出力はプロセッサ・バス５７へのソース素子である
。

それはその入力を記憶装置データ・レジスタ７０から受
ける。

ＡＬＵ５１（第２Ｅ図）は１６ビット素子であり、命令
によって指定された演算及び論理機能を遂行する。

その出力５６はプロセッサ・バス５７へのソース素子と
なる。

それはその入力をＷＡレジスタ５２及びＹレジスタ５３
から受ける。

ＷＡレジスタ５２は１６ビット・レジスタであり、演算
及び論理オペレーションに対するＡＬＵ５１への第１入
力である。

それはプロセッサ・バス５７からデステイネーション素
子として入力を受ける。

Ｙレジスタ５３は１６ビット・レジスクであり、演算及
び論理オペレーションに対するＡＬＵ５１への第２人力
である。

ＷＡレジスタ５２と関連シてそれは２ワード・シフト・
オペレーションに関するシフト動作を行う。

それはプロセッサ・バス５７からデステイネーション素
子として入力を受ける。

このレジスタ５３は直接プログラム制御Ｉ／Ｏオペレー
ションに対してはＩ／Ｏデータ・バス２６９へのアウト
バウンド・データ用のデータ路ともなる。

プロセッサ記憶装置データ・レジスタ（ＰＲＯＣＳＤＲ
）７０は１６ビット・レジスタであり、サイクル・スチ
ール・データを除く主記憶装置への又は主記憶装置から
のすべてのデータがこれを介してゲートされる。

主記憶装置８からフエソチされる各命令の第１ワードは
、ＰＲＯＣ ＳＤＲ７０を介してＯＰレジスタ１０１ヘ
ゲートされる。

このレジスタ７０は他のプロセッサ・オペレーション中
一時的データ・レジスタとしても使用される。

従って、それはプロセッサ・バス５７からデステイネー
ション素子として入力を受け且つプロセッサ・バス５７
にソース素子として出力を与え・る。

サイクル・スチール記憶装置データ・レジスタ（ＣＳ
ＳＤＲ）１６６は１６ビットレジスタであり、サイク
ル・スチール・オペレーション中Ｉ／Ｏデータ・バス２
６９及び記憶装置バス１３８又は１３９の一方を通る主
記憶装置８への及び主記憶装置８からのすべてのデータ
がそのレジスタ１６６を介してゲートされる。

第２Ｆ図のｌ６ビット・カウンタ（ＣＴＲ）７５は種々
のプロセッサ・オペレーションを追跡するためのカウン
タとして使用される。

それは他のプロセッサ・オペレーションに対して一時的
レジスタとしても使用される。

従って、それはプロセッサ・バス５７に対するソース及
びデステイネーション素子となる。

それはデバイス選択のためのデバイス・アドレスを保持
するためにも使用されそして直接プログラム制御オペレ
ーション中Ｉ／Ｏコマンドがゲート２γ３を介してＩ／
Ｏアドレス・バス２７０ヘゲートされる。

第２Ｇ図のプロセッサ記憶装置アドレス・レジスタ（Ｐ
ＲＯＣ ＳＡＲ）９５は主として主記憶装置アドレスを
保持するために使用される１６ビットレジスタである。

その内容は通常の処理オペレーション中及び直接プログ
ラム制御オペレーション中の記憶装置アクセスのために
ゲート１４１を介して記憶装置アドレス・バス１３７に
ゲートされる。

それは主記憶装置をアドレスする必要のない時には一時
的データ・レジスタとしても使用される。

サイクル・スチール記憶装置アドレス・レジスタ（ＣＳ
ＳＡＲ）１４２は１６ビット・レジスタであり、サ
イクル・スチール・データ転送オペレーション中Ｉ／Ｏ
デバイスからＩ／Ｏアドレスバス２７０を介して転送さ
れる主記憶装置を保持するのに使用される。

それはサイクル・スナール記憶装置アクセスに対しての
みゲート１４４を介して記憶装置アドレス・バス１３７
にゲートされる。

第２Ａ図の１６ビットＺレジスタ６５の主要目的は制御
卓６のオペレータ・データ・ディスプレイ表示器（図示
されてない）に対するデータを保持することである。

それは他のプロセッサ・オペレーションに対しては一時
的レジスタとしても使用される。

それはプロセッサ・バス５７に対するソース及びテステ
イネーション素子である。

レジスタ・アレー（スタック）８０（第３図）は４つの
割込みレベルの各々に対するレベル・ステータス、アド
レス・キー及び命令アドレスをレジスタに保持するのに
使用されるモノリシツク・ラッチのアレーである。

それはマイクロプログラムによって使用されるいくつか
のワーキング・レジスタ、即ち第３図に示されるように
構或されたＴＥＭＰ ，ＴＥＭＰ １−３ ，ＤＢＵＦ
，ＳＯＡＩ，ＳＯＡ２、現在レベル・セーブ及びＡＫ
Ｒセーブ、を含んでいる。

ＴＥＭＰ及びＴＥＭＰＩ−３レジスタは正規の処理動作
中マイクロプログラムによって使用される一時的データ
を含んでいる。

ＳＯＡＩは「ストップ・オン・アドレス」オペレーショ
ンのために使用されるべき手で入れられたアドレスを含
み、ＳＯＡ２は下位３ビットに制御卓記憶キーをそして
残りビットにゼロを含んでいる。

ＤＢＵＦレジスタは制御卓データ・バツファである。

このバッファの内容は制御卓６上のデータ・ディスプレ
イ表示器（図示されてない）を駆動する。

現在レベル・レジスタはストップ状態に入った時にアク
ティブであったレベルを含んでいる。

ＡＫＲセーブ・レジスタは現在レベルＡＫＲのコピーを
含んでいる。

現在のレベルに対するスタック８０のＬＳＲ，ＡＫＲ及
びＩＡＲレジスタにおけるデータはパフォーマンス上の
理由で、即ちスタック・アクセスの数を減りすために、
その対応するハードウエア・レジスタ９０，８５，１０
７にも保持される。

好適な実施例のスタック８０は６４Ｘ１８のアレーを形
成するように並列に接続された２つの６４×９のアレー
より成る。

スタック・アドレス・レジスタ１０５はスタック８０を
アドレスするための６ビット・レジスタである。

レジスタ１０５への入力（第２Ｇ図）はインクレメンタ
３２０からスタック・リンク・レジスタ３２１及びデス
テイネーション・ゲート３２２を介して与えられるもの
、選択済レベル・レジスタ１８５からバス１８５ａ及び
ゲート１８５ｂを介して与えられるもの、現在レベル・
レジスタ１８１からバス１８１ａ及びゲート１８１ｂを
介して与えられるもの、ＯＰレジスタ１０１からバス１
０１ａ及びゲート１０１ｂを介して与えられるもの及び
プロセッサ・バス５７から与えられるものがある。

スタック・アドレス・レジスタ１０５はプロセッサ・バ
ス５７からゲート１０６を介してロードされる。

ハードウエア・レベル・ステータス・レジスタ（ＬＳＲ
）９０は現在レベル・ステータスを保持するために使用
される１６ビットのハードウエア・レジスタである。

或る特定なレベルに関する処理動作中、ハードウエア・
レジスタＬＳＲ９０の内容は演算及び論理オペレーショ
ンの結果に従って変化する。

レジスタ・スタック８０における現在レヘルＬＳＲはレ
ベル終了が生ずるまでそのまま変化しない。

同時に、ハードウエアＬＳＲレジスタ９０の内容は終了
するレベルのレジスタ・スタック８０におけるＬＳＲレ
ジスタの中に置かれる。

そしてそのレジスタ・スタック８０からの新しいレベル
・ステータスがハードウエアＬＳＲレジスタ９０の中に
置かれる。

ＬＳＲレジスタ９０の内容のうちの或るものは次のよう
になる。

結果表示は意志決定のためのソフトウエアによって使用
される。

等価、桁上げ及び溢れ表示器はＩ／Ｏデバイス４−１乃
至４−ｎによってプロセッサ１に送ラれた条件コードを
保持するように工，。

／Ｏオペレーションによっても使用される。

１つのＩ／Ｏ命令の実行中、等価、桁上げ及び溢れ表示
器は次のような条件コード値を割当てられる。

割込受付中すべての条件コードがデバイスによりリポー
トされる。

等価、桁上げ及び溢れの表示申本は次のような条件コー
ド値を割当てられる。

プロセッサ１は符号のある数又は符号のない数に関係せ
ず、与えられた数値に関する指定されたオペレーション
を実行する。

すべての表示はオペレーションの結果を反映する。

これは実行されたオペレーションの型に対する結果をプ
ログラマがテストするのを可能にする。

プロセッサ・ステータス・ワード（ｐｓｗ）レジスタ１
１５は１６ビ゛ントのレジスタであり、フ゜申ーログラ
ム・チェック、マシン・チェック、ソフト例外トラップ
又はパワー・サーマル警報の割込みを生じさせるエラー
及び例外情報を含んでいる。

ＰＳＷレジスタ１１５には３つのステータス・フラッグ
も含まれる。

ＰＳＷレジスタ１１５はハードウエア及びマイクロプロ
グラム検出された条件によってセットされる。

アドレス・キー・レジスク（ＡＫＲ）８５（第２Ｇ図）
は１６ビットのハードウエア・レジスタであり、現レベ
ルＡＫＲの内容をその特定レベルに関する処理中持つた
めに使用される。

ＡＫＲレジスタ８５は回路１２１（第２Ｃ図）において
記憶保護アレ−１１０における保護キーと比較されるア
ドレス・キーを与える。

これはサイクル・スチール・オペレーションを除く各記
憶アクセスに対して行われる。

ＡＫＲの命令スペース・キー（ＩＳＫ）フィールドは制
御卓６からの任意の手操作の記憶装置アクセスする制御
卓アドレス・キーとしても使用される。

第２Ｇ図の現命令アドレス・レジスタ（ＣＩＡＲ）１０
７は実行されている命令のアドレスを含んでいる。

ＣＩＡＲレジスタ１０７は各命令の始めにロードされる
。

命令の実行中、スタック８０におけるレベルＩＡＲは次
の命令アドレスに更新される。

現在の命令が十分に実行されるのをクラス割込みか禁止
する場合、その割込みは処理され、ＣＩＡＲレジスク１
０７は再び実行されるその割込まれた命令を再アドレス
するのに使用される。

第２Ｇ図の記憶保護アレ−１１０は３２個の記憶装置キ
ー・レジスタ（図示されてない）より成る。

そのアレーは記憶保護機構が設けられそして可能にされ
る時にいつも可能にされる。

各レジスタは記憶装置８の２つの２０４８バイト・ブロ
ックを制御するための読取専用ビット及び保護ビットを
含んでいる。

セット記憶キー命令はそのキーと読取専用ビットを特定
の記憶キー・レジスタにセットする。

コピー記憶キー命令は特定の記憶キー・レジスタを読出
す。

第２Ａ図の現レベル・レジスタ１８５は現在有効な現レ
ベル表示器を保持するのに使用される２ビット・レジス
タより成る。

レジスタ１８５はレベルが変更される時にいつもセット
される。

レジスタ１８５はローカル記憶装置スタック８０におけ
る適切なレベル・ステータス・ブロックをアドレスする
場合に使用され、割込みが受付け可能であるかどうかを
決めるのに使用される。

その後者の目的のために、２乃至４ビットのレベル・デ
コーダ１９０が使用される。

レジスタ１８５はプロセッサ・バス５７に対するソース
及びデステイネーション素子である。

第２Ａ図のマスク・レジスタ１７５は４ビット・レジス
タであり、以下のように４つの割込みレベルに関する優
先順位割込みを不能にするのを可能にするのに使用され
る。

マスク・レジスタ１７５はロード・マスク命令によって
セットされる。

それはプロセッサ・バス５７に対するソース及びデステ
イネーション素子である。

マスク・レジスタ出力１７８はマスク・アンロード・ド
ライバ１８０にも接続され、そしてそのドライバは割込
み受付け作用を設定する場合に使用するためのＩ／Ｏイ
ンターフェース受信線２５１及び２６１からの適正な優
先順位割込みリクエスト・ビットとマスク・レジスタ１
γ５の４ビットとをＡＮＤするのを可能にする。

クリスタル発振器２４６はＣＰＵ１のための基本的クロ
ツク周波数を発生する。

周波数分割器２４７は第８図に示されるようなクロツク
・パルスＡ，Ｂ，Ｃ及びＤを発生する。

アップ・レベルは論理″１″を示す。

各パルスは２２０ナノ秒毎に５５ナノ秒の間アクティブ
となる。

クロツク制御器２４５はゲート・クロック・パルスの停
止及び開始を制御し、クロツク・パルスをデータ・フロ
ー及び制御器へ分配し、そして主記憶装置のタイミング
のために或る特別のクロツク・パルスを発生する。

ゲートされたクロツク・パルスは上記のＡ，Ｂ，Ｃ及び
Ｄパルスと同じ形のものであるが、ハードウエアとして
マイクロプログラムで生ずる条件によって停止又は開始
される。

第２Ｃ図のバス・ゼロ検出ロジック１５０はプロセッサ
・バスにおける値がゼロであるかどうかを決めることが
できる一群の組合せ論理素子である。

その出力は意志決定の場合マイクロプログラムによって
使用される。

第２Ｆ図のパリテイ発生及びチェック回路１７１は主記
憶装置８からのＣＰＵ１により受け取られるすべてのバ
イトに関して奇数パリテイをチェックする。

それはＣＰＵＩによって主記憶装置８へ送られるすべて
のバイトに関するパリテイもチェックする。

プロセッサ・サイクルの記憶装置パリテイ・エラーの検
出はＰＳＷレジスタ１１５における記憶装置パリテイ・
ビットをセットし、マシン・チェックのクラス割込みを
生じさせる。

サイクル・スチール・サイクルの記憶装置パリテイ・エ
ラーの検出はエラー条件をアクティブＩ／Ｏデバイスへ
信号させる。

第２Ｆ図のＩ／Ｏインターフェース・パリテイ発生及び
チェック装置２７５はＩ／Ｏインターフェース・データ
・バス２を介して受け取られたすべてのバイトにおける
奇数パリテイをチェックする。

それはＩ／Ｏインターフェース・データ・バス２を介し
て送られるすべてのバイトに関する奇数パリテイを発生
する。

インバウンド・データにおけるパリテイ・エラーの検出
はエラー条件をアクティブＩ／Ｏデバイスに信号させる
。

第２Ｆ図のホルトＩ／０デコーダ１６１はＩ／Ｏデバイ
スによってではなくチャネル２５０によって実行される
ホルトＩ／Ｏコマンドを解説する。

それはそのシステムに接続されたすべてのＩ／Ｏデバイ
ス４−１乃至４ｎをリセットさせる。

第２ｃ図のキー選択ロジック１２６は主記憶装置の参照
のためにレジスタ８５における３つのＡＫＲキーの１つ
又はバス１２９を通るサイクル・スチール・キーを選択
するのに使用される。

サイクル・スチール中、Ｉ／Ｏサイクル・スチール・キ
ーがＩ／Ｏインターフェース２の条件コード・イン・バ
ス２６８を介してＣＰＵＩへ転送される。

このロジック１２８の出力は変換器９及びキー比較ロジ
ック１２１へ送られる。

キー比較ロジック１２１は選択されたキーを記憶保護ア
レ−１１０からの記憶保護キーと比較するのに使用され
る。

ＰＳＷにおける保護チェック・ビットが１つの違犯によ
ってセットされ、割込みが生ずる。

第２Ａ図のポール・シーケンス制御回路２８５は線２６
３上にポール・タグをそしてバス２６６上にポール識別
をスキューして発生し、サービス・ゲート・オペレーシ
ョンのために第２Ｄ図のインターフェース・ゲート制御
回路２３９へ信号を与え、そしてエラー・チェックのた
めにインターフェース・デバイス及びライン・アウト制
御回路２８８へ与えられる。

そのボール・シーケンスは同じＣＰＵ資源に対する多数
の要求デバイス間の競合を解決するものである。

第２Ｄ図のインターフェース自動制御回路２３９はその
インターフェースのためのアドレス及びサービス・ゲー
トをスキューして発生し、デバイスへの供給のための同
じレジスタのサイクル・スチール記憶装置アクセス・エ
ラー相互間の競合の解決を与え、記憶制御装置との間で
信号する線を与エ、インターフェース・バスのスキュー
を戻しそしてラツチ１３０における条件コードを制御す
る。

インターフェース・シーケンス及びタイムーアウト制御
回路２８８はインターフェース２に関するシーケンス・
エラーのチェックをするためのタイム・アウト制御を与
え、インターフェース・タグの無効な組合せを検出し、
そしてプロセッサ１へのインターフェースにおけるマシ
ン・チェック条件の検出を報告する。

Ｉ／Ｏインターフェース２はＣＰＵチャネル２５０をデ
バイス・アタッチメント５−１乃至５−ｎに接続する。

それは以下で述べる素子より成る。Ｉ／Ｏデータ・バス
２６９は１６本のデータ線及び２本のパリテイ線より或
る双方向性バスである。

それは直接プログラム制御オペレーション中及ヒサイク
ル・スチール・オペレーション中Ｉ／Ｏデバイス４−１
乃至４ − ｎとの間をデータを転送するのに使用され
且つ割込み受付け中ＣＰＵ１ヘデバイス・アドレス及び
割込みステータス・バイトを転送するのに使用される。

Ｉ／Ｏアドレス・バス２７０は１６本の線より成る双方
向性バスであり、直接プログラム制御されるオぴレーシ
ョン中デバイス選択のための各デバイス・アドレス及び
Ｉ／ＯコマンドをＩ／Ｏデバイス４−１乃至４ｎへ送る
のに使用される。

それはサイクル・スチール・オペレーション中主記憶装
置アドレスをアクティブＩ／ＯデバイスからＣＰＵＩへ
転送するためにも使用される。

線２ ６ ７−１乃至２６７−１０上のＩ／Ｏインター
フェース制御信号は一群の信号であり、それらは条件コ
ードをＣＰＵＩへ送るために、ステータスをＩ／Ｏデバ
イス４−１乃至４ｎへ送るために、Ｉ／Ｏオペレーショ
ンを選択し且つ制御するために、割込み及びサイクル・
スチール要求をＣＰＵ１へ送るために、割込み及びサイ
クル・スチールに対する受付けシーケンスをポールし且
つ制御するために、リセットを制御するために、そして
直接プログラム制御及びサイクル・スチール・オペレー
ションの適正なシーケンスを与えるために、使用される
。

デバイス・アタッチメント５−１乃至５ − ｎはＩ／
Ｏデバイス４−１乃至４ｎをＩ／Ｏインターフェース２
に接続し且つ制御する。

５−１のようなアタッチメントは４−１の如きＩ／０デ
バイスを複数個制御してもよい。

記憶装置一変換器インターフェース３は主記憶装置８を
アドレスしＣＰＵ１とリロケーション変換器９との間で
論理記憶アドレス及び実記憶アドレスを転送するための
アドレス・バス１３７及び主記憶装置８とＣＰＵＩとの
間及びリロケーション変換器９とＣＰＵＩとの間でデー
タを転送するためのバス１３８及び１３９より成る主記
憶装置バスを含んでいる。

インターフェース３はアクティブ・アドレス・キー、チ
ェック条件、及び同期化信号をＣＰＵ１とリロケーショ
ン変換器９との間で転送するためにＣＰＵ一変換器制御
信号バス１２７，１３６及び１３５も含んでいる。

内部記憶装置制御信号バス１２は内部記憶領域１４の物
理的選択、選択された領域における部分的なアレー選択
、及び内部記憶領域１４のＯ乃至６４キロバイトの範囲
をアクセスするための適正にシーケンスされた読取・書
込み制御信号を与える０ 制御卓６はＣＰＵ１のデータ・フロー素子及び主記憶装
置８への広範囲なアクセスをオペレータ及びプログラマ
に与える。

それはＣＰＵ１のデータ・フローに組込まれたマイクロ
プログラム制御インターフェースによってＣＰＵ１に接
続される。

マイクロプログラム制御装置（第６図乃至第９図）第６
図及び第７図はＲＯＳ制御装置のデータ・フロー及びフ
ォーマットを示す。

第８図はサイクル・タイミング及び第９図はＲＯＳ２０
１のマップである。

マイクロプログラム制御装置は各マシン・レベル命令が
必要なだけマイクロサイクルを使うという原則で動作す
る。

各マイクロサイクル中、１つのソースが双方向プロセッ
サ・バス５γヘゲートされそして１つ又は複数のデステ
イネーションがこのバス５７からロードされてよい。

好適な実施例では、プロセッサ１は３２ビットＲＯＳ２
０１を使うものと仮定する。

それらビットのうちの２２個はバス２０４ｂを介してプ
ロセッサ１のデータ・フローを制御するのに使用される
。

各ＲＯＳワードの次アドレス（ＮＡ）フィールド（ビッ
ト２２〜３１）は下位桁１０ビットをバス２０４ａを介
してＲＯＳＡＲ １ ９３（第６図）へ供給する。

ＲＯＳＡＲ １ ９３の上位桁１ビットはセットＲＯＳ
ＡＲラツチ３０２及びＡＮＤゲート３０３を介してハー
ドウエア又はマイクロコードによって供給される。

バス２０４ａ及び２０４ｂは第２Ｂ図のバス２０４を構
成する。

命令実行の開始 第２Ｂ図に示されるようにＲＯＳには５個のハードウエ
ア強制エントリ・ロケーションがある。

これらエントリの各々はそのエントリを強制するための
１つ又は複数のハードウエア条件を有する。

ハードウエア強制エントリが生じない場合、命令の最初
の５ビットが第９図の右上方部分に示されるようなＲＯ
Ｓエントリを強制する。

命令強制エントリの時第６図のセットＲＯＳＡＲラツチ
３０２がセットされる。

この時点から命令の終了まで、ＲＯＳデータ・レジスタ
（ＲＯＳＤＲ）２０２からの１０ビット次アドレス（Ｎ
Ａ）フィールド又は１０ビット・リンク・レジスタ（Ｒ
ＯＳＬＲ）２ １ ０又は２１１の一方の内容と共にセ
ットＲＯＳＡＲ Ｏラツチ３０２は実行されるべき次の
ＲＯＳワードを指定する。

停止及び命令実行 各タイムＣはＲＯＳアドレス・レジスタ （ＲＯＳＡＲ）１ ９３をクロツクする。

各タイムＡはＲＯＳＤＲ２０２をクロツクする。

サブルーチン’ｆ（ＳＲ１）ラツチ３５がオンである時
を除いて各タイムＡはＲＯＳＡＲビット１−８をＲＯＳ
リンク・レジスタ１ （ＲＯＳＬＲ１ ）２ １ ０ビ
ット１−８ヘクロツクし、一方ＲＯＳＡＲビット９−１
０は２ビット・インクレメンタ３０７を介してＲＯＳＬ
Ｒ １のビット９−１０へ送られる。

これの効果はＲＯＳＡＲ １ ８３の最後の２ビットが
ともにオンである場合（この場合ＲＯＳＬＲ ２ １
０はＲＯＳＡＲ−３の値にセットされる）を除いてＲＯ
ＳＡＲ＋１の値にＲＯＳＬＲ １をセットすることであ
る。

これは第１レベル・サブルーチンからメインライン・コ
ードに戻されるリターン・アドレスである。

ＳＲ２ランチ３０６がオンである時を除いて各タイムＡ
はＲＯＳＬＲ１ ２１０に対して述べたのと全く同じ
値をＲＯＳＬＲ２ ２１１にクロツクする。

これは第２レベルのリターン・アドレスである。

ＳＲ１及びＳＲ２ラツチ３０５及び３０６（それはそれ
ぞれＲＯＳＩ，Ｒ１ ２１ ０及びＲＯＳＬＲ２
２１１を凍結する）はタイムＣの時にロックされる。

第１レベル・サブルーチン・コール サブルーチン・コールは特定の領域（ＲＯＳアドレスの
グループ）へのブランチより成る。

低いメイン・ラインからサブルーチン領域１へのブラン
チが行われる場合、サブルーチン・リターン・アドレス
はタイムＡの終りにはＲＯＳＬＲ１ ２ １ ０にある
。

タイムＣ中、ＳＲ１ラツチ３０５はセットされ、従って
ＲＯＳＬＡ１ ２１０におけるこの値を凍結する。

第１レベル・サブルーチンはサブルーチン領域２におけ
るアドレスを除いてＲＯＳアドレスの任意のものを使う
ことができる。

高いメイン・ライン領域からＲＯＳ２０１以上の領域、
即らＩＩＸ ＸＸＸＸ ＸＸＸＸへのブランチが行
われる場合、セットＲＯＳＡＲＯラツチとＲＯＳＡＲビ
ット０との間のＡＮＤ回路３０３がクロツクされ、低い
メイン・ラインからのブランチと全く同じサブルーチン
である０１ｘ ｘｘｘｘ××××へのブランチが生ず
る。

第１レベル・サブルーチン・エクシット 第１レベル・サブルーチンはハードウエア２０９によっ
て別個の機能として解読される０３ＦのＮＡ１６進値に
よりメインライン・コードに戻る。

タイムＣの時、ＳＲ１ラツチ３０５はリセットされ、Ｒ
ＯＳＡＲ １ ９ ３はＲＯＳＬＡ１ ２１ ０から
ロードされ、従って前に凍結されたサブルーチン・リタ
ーン・アドレスでメインライン・コードを回復する。

コール・ロケーションが高いメインライン領域にあった
場合、セットＲＯＳＡＲＯラツチ３０２はオンのままで
あり且っＲＯＳＡＲビット１へのセットはオフであるの
で、リターンは高いメインライン領域へ戻る。

最後のマイクロサイクル・デコードはサブルーチン・エ
クシットを強制する。

第２ Ｌ／ヘ／Ｌ／・サフルーチン・コールサブルーチ
ン領域２へのブランチが行われる場合、サブルーチン・
リターン・アドレスは第１レベル・サブルーチン・コー
ル｛こ関して上述したのと同じ方法でＳＲ２ラッチ３０
６を介してＲＯＳＬＲ２２１１に凍結される。

第２レベル・サブルーチンはＲＯＳアドレスのうちの任
意のものを使用することができる。

第２レベル・サブルーチン・エクシット 第２レベル・サブルーチンは０３ＥのＮＡ１６進値によ
って第１レベル・サブルーチンに戻る。

タイムＣの時、ＳＲ２ランチ３０６がリセットされ、Ｒ
ＯＳＡＲ１９３がＲＯＳＬＲ２ ２１１からロードさ
れ、従って前に凍結されたサブルーチン・リターン・ア
ドレスで第１レベル・サブルーチン・コードを回復する
。

最後のマイクロサイクル・デコードはサブルーチン・エ
クシットを強制する。

第２レベル・サブルーチンは０３Ｆの次アドレスを使う
ことによってメインラインに言接に戻ることができる。

タイムＣの時、ＲＯＳＡＲ１ ９３がＲＯＳＬＲＩ
２１０からロードされ、従って前ｌこ凍結されたサブル
ーチン・リターン・アドレスでメインラインを回復する
。

タイムＣの時、ＳＲ１及びＳＲ２ラツチ３０５及び３０
６の両方がリセットされ、従ってメインライン・コード
の唯１つのワードの後に新しいサブルーチン・コールを
可能にする。

サブルーチン領域２｛こおける第１レベル・サブルーチ
ン メインライン・コードからサブルーチン領域２（ＮＡビ
ット１，２ １．１）へ直接にブランチが行われる場
合、ＳＡ２ラツチ３０６がセットされ、ＲＯＳＬＲ２
２１ １が第２レベル・コールに関しては正確に凍結
される。

メインラインへのエクシット・バックは第２レベル・エ
クシットに関しては正確に次アドレス０３Ｅである。

これは領域２におけるサブルーチンが第１レベル・サブ
ルーチンとして又は第２レベル・サブルーチンとして使
用されるのを可能にする。

リターンは以下のように要約される。

条件つきＲＯＳブランチ・ロジック１５２このプロセッ
サは４通り、８通り及び１６通りの条件つきＲＯＳブラ
ンチを有する。

条件つきブランチが選択されその条件が遭遇される場合
、適正なＮＡビットがＯＮに強制される。

ＮＡビットの１つがすでにＯＮである場合、その条件は
無配慮（ ｄｏｎ’ ｔ ｃａｒｅ）であり、従ってす
べての４通りブランチが２通りブランチに細分され、１
６通りブランチが１２通りブランチになる。

条件つきＲＯＳブランチに関するＮＡビットはビット５
−８である。

リターンのために使用されるＮＡビットはビット９−１
０であるので、これらは条件つきサブルーチン・リター
ンを行うために条件つきＲＯＳブランチと共に使用され
る。

例えば、ロケーション０００１ １００００１０が第１
レベル・サブルーチン・コールを行いそしてそのサブル
ーチンが４通りの条件つきＲＯＳブランチ・リターンを
行った場合、４つのリターン・アドレスは、 ０００１ １００００１ １ ０００１１０１００１１ ０００１１１０００１１ ０００１１１１００１１ である。

ＲＯＳビット解読装置 制御解読装置はＣＰＵＩにおける種々のオペレーション
を制御する。

条件つきＲＯＳブランチはマシン状態に従ってマイクロ
コードが種々の位置へブランチするのを可能にする。

ソース・フィールドはどのソースがプロセッサ・バス５
７上にゲートされるべきかを指定する。

デステイネーション・フィールドはプロセッサ・バス５
７からロードされるべき１つ又は複数のデステイネーシ
ョンを指定する。

次アドレス・フィールドは次の実行されるべきＲＯＳワ
ードを指定する。

エミット・フィールド デステイネーションを指定するのみならずソースとして
プロセッサ・バス５７にＲＯＳビット〇一１５をエミッ
トする４つのテ゛ステイネーション解読装置がある。

プロセッサ・バス５７へＲＯＳビット８−１５をエミッ
トするように指定する１２個のデステイネーション解読
装置がある。

これは８ビット・エミットと同じＲＯＳワードにおける
制御・条件つきブランチ・フィールドの使用を可能にす
る。

主記憶装置制御解読装置−ＲＯＳビット１３１５（ノッ
ト・エミット） オペレーション 正規の記憶装置リクエストはＬＩＷ，ＬＷ及びＳＷであ
る。

その他のすべてはこれらを修正する。共通のサブルーチ
ンを修正するために４つの修正記憶装置制御解読装置が
使用される。

ＳＲ，ＢＲ及びＳＢＹ解読装置はそれらが修正しようと
しているＬＷ又はＳＷを含む共通サブルーチンの前に実
行される。

これら３つはＬＩＷには影響を与えない。

ＢＴＲ解読装置は共通サブルーチンの最後のワードにお
けるＬＩＷ，ＬＷ又はＳＷに続いて直ちに実行される。

ＳＢＹは後で記憶装置制御解読装置（ＬＷ及びＳＷ）を
修正するのみならず後で結果表示器のクロツクを修正し
て１６ビットの代りに８ビットに関してのみ動作するよ
うにする。

修正リクエストの優先順位 ＢＲは最高優先順位であり、ＳＲ及びＳＢＹをリセット
する。

ＳＲは第２優先順位であり、ＳＢＹをリセットする。

ＳＢＹは最低優先順位である。

第１０図乃至第１４図は本発明による改良が意図されて
いる好適なプロセッサにおける種々のサイクル・タイミ
ングを説明するために示されたものである。

第１０図はマシン・レベルの加算即値命令を遂行するた
めに実行される５個のマイクロ命令を示し、第１１図は
その５個のマイクロ命令の実行中のソース、デステイネ
ーション及び記憶装置アクセスのタイミングを示してい
る。

第１２図は主記憶装置制御のサイクル・タイミングを示
している。

第１３図及び第１４図はマシン・レベルの命令を実行す
るための各ルーチンの最終マイクロ命令として実行され
るマイクロ命令型のサイクル・タイミングを示している
。

サンプルされた条件の検出（又は検出の失敗）に依って
、第１３図又は第１４図のどちらかのタイミングが有効
６こされる。

割込み プロセッサ１の如き中央処理装置の効率的オペレーショ
ンはＩ／Ｏデバイスのサービス要求に対する迅速な応答
６こ依存する。

これは、現在のプロセッサ・オペレーションを停止して
デバイス・サービス・ルーチンにブランチし、デバイス
・サービスを処理した後その割込まれたオペレーション
を継続するために戻るという割込み概念により達せられ
る。

１つのプロセッサ１は多くのＩ／Ｏデバイス４−１乃至
４−１７を制御することが出来、従って重要度の低いオ
ペレーションの前６こもつと重要なオペレーションを処
理するように割込み優先順位が設定される。

或るエラー又は例外条件（マシン・チェックのようなも
の）も割込みを生じさせる。

これらはクラス割込みと呼ばれ、レＯ割込みと同様の方
法で処理される。

割込み優先順位は４つの優先順位処理レベルによって設
定される。

優先順位シーケンスにおいてリストされるこれらのレベ
ルは０，Ｌ２及び３と番号づけられ、レベル０が最高優
先順位を有する。

割込みレベルはプログラム制御を介してＩ／Ｏデバイス
４−１乃至４ − ｎに割当てられる。

これはアプリケーションが変更する場合にデバイス優先
順位を再割当てするための融通性を与える。

４つの優先順位レベルの各々は第４図に示されるように
スタック８０におけるレジスタＬＳＢレベル０乃至ＬＳ
Ｂレベル３のそれ自身のセットを有する。

これらはアドレス・キー・レジスタ（ＡＫＲ）、レベル
・ステータス・レジスタ（ＬＳＡ）８個の汎用レジスタ
ＲＯ−Ｒ７及び命令アドレス・レジスタ（ＩＡＲ）より
或る。

レベルに関する情報は割込みが生じた時自動的Ｏここれ
らスタック・ハードウエア・レジスタに保存される。

Ｉ／Ｏ割込み及びクラス割込みはサービス・ルーチンへ
の自動的ブランチを含んでいる。

主記憶装置８における一定のロケーションがブランチ・
アドレス即ち割込み処理中６こ参照されるポイントのた
めに予約されている。

割込みのハードウエア処理はサービス・ルーチンへの自
動的ブランチを含むものである。

プロセッサ１はブランチ情報のためＯこ主記憶装置８に
おける予約された記憶領域を使用する。

その予約された領域は主記憶装置のアドレス００３０で
始まる。

その領域全体の大きさは接続された割込みデバイス４−
１乃至４ − ｎの数に依る。

１ワード（２バイト）が各割込みデバイスに対して予約
されている。

クラス割込みに対して使用される記憶装置ロケーション
の各々はレベル・ステータス・ブロック（ＬＳＢ）ポイ
ンタ及びスタート命令アドレス（ＳＩＡ）を含み、レベ
ル・ステータス・ブロックはレベル・ステータス・ブロ
ックが貯蔵される主記憶装置９内の領域の第１アドレス
を指し、スタート命令アドレスはサービス・ルーチンの
第１命令を指す。

Ｉ／Ｏ割込みに対して使用される各記憶装置ワードはデ
バイス・データ・ブロックの第１ワードのアドレスであ
るデバイス・データ・ブロック（ＤＤＢ）ポインタを持
っている。

このワードはサービス・ルーチンに対するスタート命令
アドレスを得るために使用される。

割込みマスク機構はこれら４つの優先順位レベルの上に
及び付加的なプログラム制御を与える。

システム及びレベル・マスクはサマリ・マスク及び割込
みレベル・マスク・レジスタ１７５によって制御される
。

デバイス・マスクは「準備Ｉ／０１コマンドによって送
られる情報におけるデバイス・マスクによって制御され
る。

マスク・ビットの操作はすべてのレベル、特定のレベル
又は特定のデバイスに関する割込みを可能又は不能にす
ることができる。

前述のように４つの優先順位割込みレベルが存在する。

各Ｉ／Ｏデバイス４−１乃至４ｎはそのアフリケーショ
ンに依って１つのレベルを動的に割当てられる。

所与のレベルに関する割込みが受付けられる時、レベル
・エクシツｌ−（ＬＥＸ）命令が実行されるか或いはよ
り高い優先順位割込みが受付けられるまでそのレベルは
アクティブのままである。

後者の場合、プロセッサ１はそのより高いレベルにスイ
ッチして実行（ＬＥＸ命令を含む）を完了し、然る後割
込まれたレベルに自動的に戻る。

この自動復帰は他の高い優先順位割込みによって遅延可
能である。

現在アクティブのレベルにおいて割込み要求が未決であ
る場合、それは現在のプログラムによるＬＥＸ命令の実
行後まで受付けられない。

レベル・エクシット命令が実行される時に他の割込みレ
ベルで未決のものがない場合、プロセッサ１は待ち状態
に入る。

待ち状態では処理は行われないが、プロセッサは起こる
のが期待される割込みを受付けることができる。

すべての優先順位割込みの受付けの際にプロセッサはス
ーパーバイザ状態に入る。

優先順位割込みアルゴリズムは、 ■．サマリ・マスクはオン（可能）でなければならない
。

２．割込みをするレベルに対するマスク・ビット（割込
みレベル・マスク・レジスタ１７５）はオン（可能）で
なければならない。

３． Ｉ／Ｏ割込みに対しては、そのデバイスはその
デバイス・マスク・ビットがオン（可能）でなければな
らない。

４．割込み要求は未決の要求のうち最高の優先順位であ
り且つプロセッサの現レベルよりも高くなければならな
い。

５．プロセッサは停止状態６こあってはならない。

クラス割込みは優先順位レベルを変化させない。

それらは現在アクティブなレベルで処理される。

クラス割込みが生じた時プロセッサが待ち状態にある場
合、その割込みを処理するために優先順位レベル０が使
用される。

上記の割込み条件に加えて、前記特公昭５４４１ ４５
８号に開示されたＬＬＳＢ命令及びＳＴＬＳＢ命令を使
ってプログラム制御の割込みスイッチが行われる。

この機構は能率的なソフトウエア・タスク管理を与える
。

ビット・フィールド命令 可変長のビット・フィールドを記憶装置にアドレス可能
な素子の境界に関係なく貯蔵し及びそのようなフィール
ドを記憶装置からレジスタにロードするという能力を得
るために４つの新しい命令を認識し且つ実行するための
手段を与えられる。

新しい命令のフォーマットは第１６図に示される。

第１６図に示されるように、好適な実施例においてはそ
れら命令はそれぞれ１６ビットを有する。

最初の５ビット（ビットＯ−４）はオペレーション・コ
ードである。

これら４つの命令はすべて同じオペレーション・コード
（１０１１０）を有する。

次の３ビット（ビット５−７）はビット・フィールドの
ソース（ストア命令が実行される時）又はデステイネー
ション（３つのロード命令０うらの１つを行う時）であ
るマシン・レジスタＲを指定する。

次の２ビット（ビット８及び９）はその記憶装置内のア
ドレス可能な素子（例えば、バイト又はワード）のアド
レスを有するレジスタＲＢを指定する。

そのアドレスはベース・アドレスとして利用される。

その命令における次の２ビットＦＮ（ビット１０及び１
１）はこれら４つの新しい命令のうちのどの特定なもの
が実行されるべきかを示すためにこのシステムによって
解読される。

最後の４ビットＬ（ビット１２−１５）はビット・フィ
ールドの長さよりも１小さい２進数を含む。

従って、１６ビットまでの長さのビット・フィールドが
収容可能である。

第１６図に示される命令によって明示的に指定されるマ
シン・レジスタの他にもう１つのマシン・レジスタが重
要なものとなる。

この好適な実施例では、１つの特定な汎用レジスタ即ち
汎用レジスタ７（Ｒ７）がＲＢにより指定されたレジス
タの内容によりアドレスされた境界から符号づけられた
変位（ディスプレースメント）を保持するのにいつも利
用される。

Ｒ７におけるこの符号付き変位はそのレジスタにおける
上位１３ビットにおける符号付きバイト変位及びそのレ
ジスクの下位３ビットにおけるビット変位（バイト境界
から）より成る。

これらの命令の１つを実行する場合、ビット・フィール
ドにおける第１ビットの有効ビット・アドレスはまずそ
のビット・フィールドが始まる記憶装置バイトを決定す
ることによって計算される。

これはＲＢにより指定されたレジスタの内容をＲ７の符
号付きバイト変位（上位１３ビット）に加えることによ
って行われる。

この加算を行う場合、Ｒ７のバイト変位ビットは右揃え
されなければならない。

Ｒ１の元の下位３ビットは所望のビット・フィールドの
始めであるこのバイト内のビットを決定する。

本発明の好適な実施例に含まれるこれら４つの命令は３
つのロード命令及び１つのストア命令であり、それらロ
ード命令の各々は記憶装置から１つの指定されたレジス
タ｛こビット・フィールドをロードするために利用され
、そしてストア命令は指定されたレジスタに含まれたビ
ット・フィールドを記憶装置の中Ｏこ貯蔵するために使
用される。

それら４つの命令は下記のような機能を有する。

ロード・フィールド（ＬＦ）： ＦＮ＝０ ０指定され
たビット・フィールドが記憶装置からレジスタＲにロー
ドされる。

このフィールドは上位桁ビットをＯで満してレジスタＲ
で右揃えされる。

システム結果表示器はレジスタＲにロードされた最終値
を反映するように変更される。

ロード・フィールド及びインクレメント（ＬＦ＋）：Ｆ
Ｎ＝０１ 指定されたビット・フィールドがレジスタＲにロードさ
れる。

こりビット・フィールドは上位桁ビットをＯで満してレ
ジスタＲ内で右揃えされる。

Ｌ＋１に等しい値がＲ７に加算されてＲ７の内容を置き
換え、従って次のビット・フィールドの始めを指すよう
にそれを更新する。

システム結果表示器はレジスタＲにロードされた最終値
を反映するように変更される。

デクレメント及びロード・フィールド（ＬＦ−）：ＦＮ
＝１０ Ｌ＋１の値がＲ７から減じられモしてＲ７の内容を置き
換える。

そこで、指定されたビット・フィールドがレジスタＲ？
こロードされそして上位桁ビットをＯで満してレジスタ
Ｒにおいて右揃えされる。

これは一連のビット・フィールドが右から左へ処理され
るのを可能にする。

システム結果表示器はレジスタＲにロードされた最終値
を反映するように変更される。

ストア・フィールド（ＳＴＦ）： ＦＮ＝１ １レジス
タＲの下位桁Ｌ＋１ビットが指定された記憶装置フィー
ルドに他のビットを乱すことなく貯蔵される。

ロード・フィールド及びインクレメント（ＬＦ＋１）命
令の使用例を次に述べる。

第１７図は記憶装置の一部分であり、それは５つのビッ
ト・フィールドＡ，Ｂ，Ｃ，Ｄ及びＥを有し、それらは
それぞれ７ビット、１１ビット、８ビット、５ビット及
び７ビットを含んでいる。

第１７図に示されるように、フィールドＡにおける第１
ビットはバイトロケーション１０００の境界から２ビッ
トだけずれている（即ち、フィールドＡにおける第１ビ
ットは記憶装置の第１０００番目のバイトにおける第３
ビットである）と仮定する。

更に、フィールトＡ ， Ｂ ， Ｃ ， Ｄ及びＥは
５個のマシン・レジスタＲ１，Ｒ２，Ｒ３，Ｒ４及びＲ
５にそれぞれロードされることが望まれていると仮定す
る。

これを達戒するためのコンピュータ・プログラムはまず
ベース・レジスタＲＢ及びレジスタＲ７を初期設定する
必要があろう。

レジスタＲＯがベース・レジスタとして使用されるもの
と仮定すると、初期設定はＲＯに１０００をロードする
命令及びＲ７に２をロードする命令より成るであろう（
Ｒ７の上位桁１３ビットはこの場合０のバイト変位を示
している）。

初期設定の後、５個のレジスタＲ１乃至Ｒ５のローデイ
ングは次のような５つい命令によって容易に達或可能で
ある。

ＬＦ＋ Ｒ＝Ｒ１， ＲＢ＝ＲＯ，Ｌ＝６ＬＰ＋
Ｒ＝Ｒ２， ＲＢ＝ＲＯ，Ｌ＝１０ＬＰ＋ Ｒ＝
Ｒ３， ＲＢ＝ＲＯ，Ｌ＝７ＬＰ＋ Ｒ＝Ｒ４，
ＲＢ＝ＲＯ，Ｌ＝４ＬＦ＋− Ｒ＝Ｒ５ ， ＲＢ
＝’［｛Ｏ ，Ｌ＝６これら５個の命令の実行後、レジ
スタＲ１乃至Ｒ５はそれぞれビット・フィールドＡ乃至
Ｅを口−ドされてしまったであろう。

そしてこれらビット・フィールドの各々は上位桁位置を
Ｏで満たされてそのレジスタにおいて右揃えされたであ
ろう。

Ｒ７は２進数１０１０００（１０進数４０に等しい）を
含むようにインクレメントされたであろう。

そしてシステムは次のフィールドＦを、それが関連すべ
き場合には、ロードする準備ができたであろう。

（フィールドＦが関連のない場合、第５番目の命令はＬ
Ｐ十の代りＯこＬＦとなったであろう）上記のように、
Ｒ７の内容はバイト変位を（上位桁１３ビットにおいて
）及びビット変位を（下位桁３ビットにおいて）表示す
る。

この例では、Ｒ７における２進数１０１０００は１０１
（１０進数５に等しい）のバイト変位及びＯＯＯのビッ
ト変位を表わす。

これはベース・レジスクＲＯ／Ｌこおいて示されたアド
レスから５バイト変位されたビット・フィールドＦの始
めを正確に指している。

勿論、この例はＲＯが他の数値、例えば４５６、を初期
設定されモしてＲ７の上位桁（バイト変伽部分が１００
０−ＲＯの内容、即ｔＥ）５４４、に等しい値を初期設
定された場合も同様に動作したであろう。

本発明が遂次論理装置又はマイクロプログラミング、又
はそれらの組合せを持った所与Ｑつプロセッサにおいて
実施し得ることは当業者の認めるところであろう。

特定の実施態様は周囲のシステムに課せられた拘束に依
存するところが太きい。

従って、本発明の好適な実施例を説明する最善の方法は
ここに示した例示的な周囲のシステムにおいて上記の命
令を実行する場合に利用される基本的なステップに関す
る次のような説明を与えることであろう。

この説明は本発明を実施するために使用可能な遂次論理
装置の明確な定義を与える。

それは使用可能なマイクロ命令の明確な定義をも与える
。

具体的動作例 まず、上記の命令の１つであるロード命令がＯＰレジス
ク１０１（第２Ｆ図）に読出されており、そのアドレス
は作業領域（ＷＡ）レジスタ５２（第２Ｅ図）にあるも
のと仮定する。

更に、レジスタＲＢとして使用されるレジスタ・スタッ
ク８０（第２Ｇ図）の汎用レジスタ０（ＲＯ）にベース
・アドレスが初期設定され、ディスプレースメント・レ
ジスタとして使用されるそのレジスタ・スタック８０の
汎用レジスタ７ （ Ｒ７ ）Ｉこ前記ベース・アドレ
ス６こ対する所望のフィールドのバイト変位及びビット
変位が初期設定される。

又、デイステイネーション（ターゲット）レジスタＲは
レジスタ・スタック８０における汎用レジスクの１つと
する。

次に第１８ａ図乃至第１８ｃ図及び第２Ａ図乃至第２Ｈ
図を参照してロード命令による制御を説明する。

ＷＡレジスタ５２における命令アドレスは、この命令の
終了に続いて次の遂次命令をフエツチする場合に使用す
るために、ＡＬＵ５１（第２Ｅ図）で２だけインクレメ
ントされて記憶装置アドレス・レジスタ９５（第２Ｇ図
）及び命令アドレス・レジスタ１０７（第２Ｇ図）に貯
蔵される（ブロック１参照）。

デイステイネーションの制御は記憶装置アドレス・レジ
スタ及び命令アドレス・レジスタの間で共通であるので
その更新された命令アドレスを両方に置く方が都合がよ
い。

ｅ＋ ３ １１の値がＷＡレジスタ５２及びカウンタ７
５（第２Ｆ図）に与えられる。

（この説明では、すべての数値は断り書きのない場合１
０進表示で表わされる。

）次の１０個のブロック即ちブロック２〜１１の機能は
命令のＬフィールドにおいて指定された長さよりも１だ
け大きい値（こ等しい長さで右揃えされた１のビットの
マスクを形戒することである。

このために、Ｌフィールドの上位有効ビット即ちビット
１２及び１３のテストが行われ（ブロック２）モして１
の補数がＹレジスタ５３（第２Ｅ図）にエミットされる
即ち与えられる（ブロック３，４，５．６）。

然る後、Ｌフィールドの２つの下位有効ビット即ちビツ
ｈ １４ ， １５がテストされ（ブロック７）、Ｙレ
ジスタ５３における値がｌの補数のマスクを形成するに
適した量だけ左又は右にシフトされる（ブロック８，９
，１０）。

そこで、そのマスクは反転され、スタック８０における
ＴＥＭＰ（第４図）として示されたロケーションに貯蔵
される（ブロック１１）。

ＯＰレジスタの内容即ちＬフィールドがＷＡレジスタ５
２に移され（ブロック１２）そしてこれに続いて直ちに
ＯＯＯＦ（１６進数）のエミット・フィールドがＹレジ
スタ５３に移される（ブロック１３）。

そこでＷＡ及びＹレジスタがＡＮＤされその結果が記憶
装置データ・レジスタ７０（第２Ｅ図）に置かれる（ブ
ロック１４）。

フロック１２．１３及び１４に示されたオペレーション
の効果はビット・フィールドを、その後の使用のために
、その命令から記憶装置データ・レジスタ７０にそのま
まコピーすることである。

そこで、符号付きビット変位を含む汎用レジスク７ （
． Ｒ７ ）がフエツチされＷＡレジスタ５２へ移動さ
れる（ブロック１５）。

同じサイクルにおいてＹレジスタ５３の内容が１位置右
ヘシフトされるので、そのサイクルの終りにおけるその
値は０００７となる。

そこで、これら２つの値がＡＮＤされ、レジスタ・スタ
ック８０内のＴＥＭＰＩとして表わされたロケーション
に書込まれる（ブロック１６）。

これの終了時にはＴＥＭＰ１はビット変位の下位桁３ビ
ットを含んでおり、そしてその後その選択されたビット
・フィールドに対する開始ビット番号を表わすために使
用される。

ブロック１７において示されるように、ＯＰレジスタ１
０１のビット１０及び１１のテストが行われる。

このフィールドにおけるＯＯの値は゛ロード・フィール
ド″命令に対応し、０１は゛ロード・フィールド及びイ
ンクレメント″命令に対応する。

１０及び１１はそれぞれ゛デクレメント及びロード・フ
ィールド″及び“ストア・フィールド″命令に対応する
。

ブロック１７において０１（ロード・フィールド及びイ
ンクレメント）が得られると、システムは記憶装置デー
タ・レジスタ７０に前に貯蔵されたビット・フィールド
の長さを（ブロック１４参照）Ｙレジスタ５３へ供給し
（ブロック１８）、その値とＷＡレジスタ５２における
ビット変位値と゛１′”とを加算し、その結果は次のロ
ード・フィールド命令を介して処理されるべき次のビツ
ド・フィールドを指定する。

これの結果はレジスク・スタックの現在のレベルに対す
るレジスタ７の位置に置かれる（ブロック１９）。

ブロック１８及び１９により実行されたステップは符号
付きビット変位の値を＋１だけインクレメントさせてビ
ット・ポインタの自動的更新を行ったことになる。

下記のステップは゛ロード・フィールド″及び゛′ロー
ド・フィールド及びインクレメント“の両方に共通であ
る。

そこで、システムはそのフィールドの第１ビットを含む
ロケーションのバイト変位値を設定する。

ビット変位を含んだＷＡレジスタ５２は右へ３シフトさ
れて（ブロック２０）ビット・アドレス部分を取除き、
バイト・アドレスを残す。

同じサイクルにおいてＲＢ即ち汎用レジスタ０からのベ
ース・アドレスがレジスタ・スタックからフエツチされ
Ｙレジスタ５３に移動される。

ブロック２１に示されるように、ＷＡ及びＹレジスクが
加算され、その結果が記憶装置アドレス・レジスタ９５
に置かれる。

従って、そのアドレス・レジスクは選択されたフィール
ドの第１ビットを有するバイトの有効バイト・アドレス
を含む。

そこで記憶装置データ・レジスタ７０がＷＡレジスタ５
２にコピーされる（ブロック２２）。

（すべての記憶装置サイクルにおいて記憶装置データ・
レジスタは記憶装置データにセットされるのでそれまで
保持していたデータをＷＡレジスタ５２にコピーしなけ
ればならない。

）第１バイトを得るためにこのサイクルでは主記憶装置
の読出しが行われる。

ビット番号がレジスタ・スタック８０におけるＴＥＭＰ
１から検索され、Ｙレジスタ５３に移動される（ブロッ
ク２３）。

（レジスタ・スタックへの参照は、汎用レジスタ、レベ
ル・ステータス・レジスタ、アドし・ス・キー・レジス
タを含み且つ内部作業領域として使用されるがプログラ
マには直接にアクセスし得ないＴＥＭＰ及びＴＥＭＰＩ
の如き内部レジスタをも含む部分を参照することに注意
されたい。

）開始ビット番号が今やＹレジスタ５３に存在する。

それを長さに加え（ブロック２４）、然る後その和から
８の定数を減算する（フロック２５及び２６）。

このオペレーションの目的は、開始ビット位置からのビ
ット・フィールドの長さが主記憶装置の次のバイトへの
溢れを生じさせるようなもの即ちバイトの境界を越える
ものであるかどうかを決定することである。

このテストはブロック２７において示されるようにＷＡ
レジスタ５２の内容を反転しカウンタ７５に供給してそ
の値が負であるかどうかをテストするものである。

ブロック２６において示された減算の結果が負である場
合、それはビット・フィールドが次のバイト位置まで及
んでいないことを意味し、従って記憶装置データ・レジ
スタ７０の内容はＹレジスタ５３へ移動される（ブロッ
ク２８）。

記憶装置データ・レジスタからＹレジスタに移されたバ
イトは、ビット・フィールドがこのバイトの境界を越え
ていないことが決定されているので、この場合ビット・
フイルードの始めと終りとを含んでいる。

そこでＹレジスタが右シフトされ、カウンタ７５はそれ
がＯになるまで各シフト毎にデクレメントされる。

（そのカウンタはブロック２７で示されるようにＷＡレ
ジスタの反転値を設定されていた。

）カウンタが０になった時、そのバイトは適正に右まで
シフトされてしまい、Ｙレジスタ５３の右側バイト位置
にあるであろう。

そこで、命令アドレス・レジスタの内容が記憶装置アド
レス・レジスタ９５に転送され、次の逐次命令のアクセ
シングに備える（ブロック３０）。

ブロック３１に示されるように、ブロック２乃至１１で
設定されたマスクを含むＴＥＭＰの値がＷＡレジスタ５
２にロードされ、そして次の逐次命令を（好ましくは、
最適のパフォーマンスを得るためにこの命令の実行の終
了と重畳して）フエツチするために主記憶装置の読出し
が行われる。

そこでＷＡ及びＹレジスタの内容がＡＮＤされてレジス
タ・スタック８０におけるターゲット・レジスタ即ちレ
ジスタＲの中におかれる（ブロック３２）。

これの効果はビット・フィールド・パラメータによって
指定されたようにＹレジスタ５３におけるバイトの適正
なビットをＲフィールドにより指定されたレジスタの中
に置くことである。

これによってシステムは命令実行を完了する。

ブロック２７に示されたテストが負でなかった場合、そ
のビット・フィールドは次のバイトにまできたがり、実
際には第３バイトにまたがることもある。

このサイクルにおいて、Ｙレジスタにあった値ｅ＋ ８
ｔｔの内容が再び長さ十ビット番号の和から減算され
（ブロック３４）。

そのビット・フィールド長が更に１バイトまたがるか或
いは更に２バイトまたがるかを決定する。

減算の結果は反転され、そして負に関するテストが行わ
れる（ブロック３５）。

結果が負である（即ち、ビット・フィールドが２バイト
を占める）場合、第１バイトのために使用された記憶装
置アドレスはＷＡレジスク５２へ移される。

ブロック３７に示されるように、記憶装置データ・レジ
スタ７０（ブロック２２において記憶装置から読取られ
た第１バイトを含んでいる）がＹレジスタ５３にロード
される。

そこで、第１バイトに対する前の記憶装置アドレスが１
だけインクレメントされて記憶装置アドレス・レジスタ
９５に戻され、そして主記憶装置に対する読取り要求が
行われる（ブロック３８）。

Ｙレジスタ５３は８位置左ヘシフトされ前のバイト及び
現在のバイトのその後の結合を可能にする。

この時までにそのバイトは記憶装置データ・レジスタ７
０の下位桁バイト位置に読込まれており、それはＷＡレ
ジスタ５２にコピーされる（ブロック４０）。

そこでＷＡレジスタ５２はＹレジスタ５３とＯＲされ、
その結果はＹレジスタ５３に置かれる（ブロック４１）
。

これはＹレジスタ５３への適当な２バイトとビット０−
７を占める上位バイト及びビット８−１５を占める下位
バイトとを結合させるものである。

今や実行ステップは前述のブロック２９に続く。

ビット・フィールドが３個のバイト上に及ぶ場合、負に
関するテスト（ブロック３５）に続いてＷＡレジスタ５
２からＹレジスタ５３における８の値を減算してその結
果をＷＡレジスタ５２に入れること及びシフトされるべ
きビット位置の適正な数即ちＷＡレジスタの反転値をカ
ウンタに置くことが行われる（ブロック４３）。

記憶装置アドレス・レジスタの内容がＷＡレジスタ５２
に入れられる（ブロック４４）。

記憶装置データ・レジスタ７０は主記憶装置からフエツ
チされた第１バイトを既に持っており、それがＴＥＭＰ
１に貯蔵される（ブロック４５）。

ＷＡレジスタの内容が１だけインクレメントされて再び
ＷＡレジスタに入れられ且つ記憶装置アドレス・レジス
タＳＡＲにも入れられて記憶装置から第２バイトが読取
られる（ブロック４６）。

記憶装置から読取られたデータが記憶装置データ・レジ
スタＳＤＲからＹレジスタ５３へ移される（ブロック４
７）。

従って、Ｙレジスタ５３はそのビット・フィールドと関
連ある第２バイトを持つ。

ＷＡレジスタ（そのバイトの記憶装置アドレスを持って
いた）は１だけインクレメントされ、第３バイトをアド
レスするために記憶装置アドレス・レジスタに置かれる
（ブロック４８）。

主記憶装置がこのサイクルにおいて読出される。

そこでＹレジスタが左へ″８″シフトされる（ブロック
４９）。

主記憶装置から読出された最下位バイトが記憶装置デー
タ・レジスタ７０からＷＡレジスタ５２へ移される（ブ
ロック５０）。

第２及び第３バイトがＯＲされ、従って結合される（ブ
ロック５１）。

そこで最上位バイトがスタックにおけるＴＥＭＰ１から
検索され、ＷＡレジスタ５２に置かれる（ブロック５２
）。

然る後ブロック２９に戻って、ＷＡ及びＹレジスタの値
全体が、カウンタがＯになるまで、右シフトされそして
命令の終了は前と同様に進行する。

０ロ一ド・フィールド”′及び゛゜ロード・フィールド
及びインクレメント″の特別の実施に関する前述の詳細
な説明はこの命令の一部分として含まれ得る他の命令を
実施する方法を正しゃ当業者に教示するに十分なもので
ある。

従って、”デクレメント及びロード・フィールド″又は
”ストア・フィールド″について同様に詳細な説明を行
う必要はないであろう。

本発明を具体化する場合に前述の好適な実施例に対する
多くの変更を行うことができることは当業者の認めると
ころであろう。

この変更は主として２つの要因、即ち（１）本発明が実
施されるシステムによって課せられた拘束及び（２）所
望のアプリケーションに関する特定の要件、に依存して
いる。

例えば、ビット・フィールドの最大許容長は１６以外の
ものでもよい。

命令における５ビットがＬの指定のために利用できる場
合、３２ビットまでのフィールドが処理可能である。

わずか３個の命令ビットしかＬを指定するのに利用でき
ない場合、８個のビットが最犬のフィールド長となるで
あろう。

更に、変位レジスタ（好適な実施例ではＲ７）が予め指
定されるということは必ずしも本質的なことではない。

周辺システムの構戒がそれを許す場合、プログラマは変
位レジスタを指定してもよい０ 別の方法として、デステイネーション・レジスタＲ及び
（又は）ベース・レジスタＲＢはプログラマにより選択
可能となる代りに予め指定されてもよい。

しかし、大多数のアプリケーションでは、プログラマが
少なくともデステイネーション（ソース）・レジスタＲ
を指定するようにオプションを与えられない場合、かな
りの隔通性が損われるであろう。

好適な実施例では、４つの命令の各々は、同じオペレー
ション・コードを持ちそれ以上の定義はフィールドＦＮ
によって与えるものとして示された、本発明がこの特定
の態様で実施されるかどうか、或いは２つ又はそれ以上
の全く別個のオペレーション・コードがそれら命令のた
めに使用されるかどうかは一般に周辺システムの構成に
よって決定されるであろう。

３つの相異なるロード命令及び唯１つのストア命令がこ
のとおりに存在することも本質的なことではない。

３つより多くの又は３つより少ないロード命令が存在し
てもよく、同様に種々のストア命令が存在してもよい。

どの形のロード命令及びストア命令が実施されるべきか
の決定は主としてそのシステムの意図された用途に依存
するであろつＱ

【図面の簡単な説明】

第１図は本発明を効果的に組込み得るデータ処理システ
ムのブロック図、第２図は第２Ａ図乃至第２Ｈ図の配置
を示すものでありそれらは第１図のプロセッサの好適な
形式の主要素子及びデータ・フローを説明する図、第３
図はプロセッサ・タスク管理システムの主要素子の概略
図、第４図はスタック・レジスタの好適な形のマップを
示す図、第５図はプロセッサにおいて利用される種々な
レベルのレジスタの相互接続及び割込み機構を示す概略
図、第６図は第２Ａ図乃至第２Ｈ図に示されたプロセッ
サの読取専用記憶装置（ＲＯＳ）制御装置の概略図、第
７図はマイクロプログラム命令の好適なフォーマットを
示す図、第８図はマイクロプログラム実行のための基本
的タイミング信号を示す図、第９図はプロセッサの読取
専用記憶装置における種々の領域のマップを示す図、第
１０図及び第１１図はそれぞれ例示的なマシン・レベル
命令゛即値加算″を逐行するために実行されるマイクロ
プログラム・ルーチン及びその即値加算ルーチンのため
の基本的タイミング・サイクルを説明する図、第１２図
は記憶装置サイクルのタイミングを示す図、第１３図及
び第１４図は各マシン・レベル実行ルーチンにおける最
後のマイクロプログラム・ワードの実行を説明するタイ
ミング図、第１５図は本発明の好適な実施例において利
用される或る条件付きブランチ・ロジックを説明する図
、第１６図は本発明によって利用される４つの新しい命
令のフォーマットを示す図、第１７図はパックされたデ
ータ内の可変長ビット・フィールドをアクセスするため
の”ロード・フィールド及びインクレメント″命令の使
用例を示す図、第１８図はデータ処理システムにおいて
本発明の好適な実施例を具体化するために使用し得るマ
イクロコードを示す図である。

Claims (1)

1. 【特許請求の範囲】 １ 命令によって指定された記憶装置における可変長の
   ビット・フィールドをデステイネーション・レジスタＲ
   にロードするための方法であって、該記憶装置における
   アドレス可能なバイトのベース・アドレスを持つよっベ
   ース・レジスタＲＢを初期設定し、 前記ベース・アドレスに対する前記ビット・フィールド
   の第１ビットを含んだアドレス可能なバイトの変位を表
   わすバイト変位及び前記第１ビットを含んだアドレス可
   能なバイトに対する前記第１ビットの変位を表わすビッ
   ト変位を持つようディスプレースメント・レジスタＲ７
   を初期設定し、ロード命令を表わすコードと、前記ベー
   ス・レジスタとして使用されるべき第１レジスタの標識
   と、前記デステイネーション・レジスタＲとして使用さ
   れるべき第２レジスタの標識と、該ビットフィールドの
   長さを表わすビット長データとを含んだ命令を命令レジ
   スタに読出し、 前記ベース・レジスタの内容に前記バイト変位を加算し
   て得られたバイト・アドレスに従って前記記憶装置から
   データ・バイトを読出し、前記ビット長データ及び前記
   ディスプレースメント・レジスタにおける前記ビント変
   位を加算して得られた値とアドレス可能なバイトの境界
   を表わす値との差を算出し、 前記差に基づいて前記ビット・フィールドが前記バイト
   の境界を越えることが判定された時のみ、前記加算して
   得られた値以上の値を表わすアドレス可能なバイトの境
   界までのデータ・バイトを読出し、 前記読出したすべてのデータ・バイトを前記差に相当す
   る量だけ右にシフトし、 前記シフトによって得られたデータ・バイトを前記第２
   レジスタに転送する ステップより成る可変長ビット・フィールドをロードす
   る方法。