JPS61502566A - ビツト・フイ−ルド命令の方法と装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ビット・フィールド命令の方法と装置 発明の分野 本発明は、データ・プロセッサ命令、特にビット・フィールド命令に関する。

発明の背景 データ・プロセッサでは、有効なメモリの使用が重要である。メモリ効率をあげ る方法は、ビット・フィールドの使用である。ある領域のメモリは、ある（一定 の）動作やある種のデータに専用にされる。そのようなデータは、決して５ビツ ト以上は必要でないことは知られている。この専用メモリ領域の１部分である各 バイトに、そのデータが、３バイトを未使用のままにのこす。メモリは、バイト 形式でアドレスされるのが普通である故に、これら３ビツトは、他の命令や他の 種類のデータの部分として使用されない限シ、むだにされる。わずか３ビツトの データの種類は多くない。

したがって、この３．ビットが有効となるためには、バイトの１個が部分的だけ 使用される時に、データが１バイト以上に記憶されるための容量が存在しなけれ ばならない。これは、バイト境界を交叉する（ｃｒｏｓｓｉｎｇ）ものとして既 知である。勿論１バイト以上である情報が屡々使用される。部分的に使用される バイトの状態の情報やオペランドは、バイト境界で始まらないと云う差異がある 。このように記憶された情報がビット・フィールドと呼ばれる。

各データ・プロセッサは所定幅のバスを持ち、典型的にその幅はバイト増分にあ る。集積回路マイクロプロセッサでは、３２ビツト、すなわち、４バイトの幅の バスがある。先行技術においてはバスにうまく適合させるために、ビット・フィ ールドは、バスの広さよりすくないバイト中に包含されることができた。例えば 、バスが！ビット幅であれば、ビット・フィールドは、４バイト以下に包含され た。これはビット・フィールドを、バスの幅より７ビツトすくなく制限する結果 となった。３２ビツト・バスの場合には、２６ビツトのビット・フィールドが５ バイトに包含された。それ故に、２５または、それ以下のビット・フィールドの みが許された。

多くのオペランドはこの制約よシ広い故に、これは不利である。この制約はまた 、どのオペランドがビット・フィールドに存在出来るかということを限定した。

多くのオペランドの幅がバスの幅と同一あるいは、それに近接しておシ、然し、 ビット・フィールドの使用がメモリの使用効率を高めそうな命令では、幅の制約 は特に不利な影響をおよぼす。

発明の要約 本発明の目的は、改良したビット・フィールド命令を提供することである。

本発明の他の目的は、ビット・フィールドがデータ・プロセッサのバスと同一幅 であるビット°フィールド命令を提供することである。

本発明のさらに他の目的は、データ・プロセッサのバスの幅よ＃）１バイト以上 広い幅に包含されるビット・フィールド命令を提供することである。

データ・プロセッサは、アドレス、命令、及び、他の情報を伝える内部バスの大 きさと同一の所定大きさのオペランドのオペレーションを実行するように設計さ れる。メモリはバイトでアドレスされるから、５バイトに部分的に重なるビット ・フィールドは、１オペランド・スペース以上である。ここに開示されるビット ・フィールド命令は、一対のオペランドの一部分に包含されるビット・フィール ドの、アクセス方法を提供する。アクセスは、データ・プロセッサの動作を支持 する方法で行なわれる。この１つの方法は、ビット・フィールドが単一オペラン ドに包含されるように、その位置を正確に調整することで達成される。ビット・ フィールドは、前記所定大きさより大きくてはいけない。

図面の簡単な説明 第１図は、本発明に有益なデータ・プロセッサを具えるデータ処理システムのブ ロック図である。

第２図は、第１図のデータ・プロセッサのブロック図である。

第３図は、本発明の実行に有効なデータ・プロセッサのブロック図である。

第４図は、本発明を実行するシックのブロック図である。

第５図は、本発明を実行する制御回路のブロック図である。

第６図は、本発明の好ましい実施例によるビット・フィールド命令のある段階に おけるビット・フィールドを包含するメモリの一部分である。

第７図は、本発明の好ましい実施−によるビット・フィールド命令のある段階に おけるビット・フィールドの一部分である。

第８図は、本発明の好ましい実施例によるビット・フィールド命令のある段階に おけるビット・フィールドの一部分である。

第９図は、本発明の好ましい実施例によるビット・フィールド命令のある段階に おけるビット・フィールドの一部分である。

第１０図は、本発明の好ましい実施例によるビット・フィールド命令のある段階 におけるビット・フィールドの一部分である。

第１１図は、本発明の好ましい実施例によるビット・フィールド命令のある段階 におけるビット・フィールドである。

第１２Ａ及び第１２１１図は、本発明の好ましい実施例によるビット・フィール ド抽出命令を説明するマイクロ制御流れ図から成る。

第１３　Ａ及び第１３１図は、本発明の好ましい実施例によるビット・フィール ド・クリア命令を説明するマイクロ制御流れ図から成る。

本発明の説明 第１図に図示されるのは、データ・プロセッサ（ＤＰ）νよυ発せられた論理ア ドレス（ＬＡＤＤＲ）が、メモリ管理装置（ＭＭＵ）１４によシ、物理バス（Ｐ ＢＵＳ）　ｔａに出力する対応物理アドレス（ＰＡＤＤＲ）にマツプされるデー タ処理システム−である。同時に、アクセスを制御するためＤＰ１２により供給 される各種論理アクセス制御信号（ＬＣＮＴＬ　）は、ＭＭＵ１４の制御のもと てモデイファイヤ装置１８によシ、適当にタイミングをとった物理アクセス制御 信号（ＰＣＮＴＬ　）に変換される。ＤＰ１２は、ビット・フィールド命令に関 する本発明を実行出来るデータ・プロセッサの一例である。

特定の範囲の物理アドレス（・ＰＡＤＤＲ）に応答して、メモリ２０は誤り検出 及び訂正回路（ＥＤＡＣ）　２２と協力し、ＰＢＵＳ　１６の物理アクセス制御 信号（ＰＣＮＴＬ　）と同期をと５、ＤＰ１２とデータ（ＤＡＴＡ　）を交換す るであろう。

データ中に誤りを検出すれば、ＥＤＡＣ２２は、誤りの種類にもとづき交換を再 試行（ＲＥＴＲＹ　）するため、バス・エラー（ｎｇＲＲ）か又は要求ＤＰ１２ を信号通報する。

異なる物理アドレスに応答して、大容量記憶装置インタフェース２４はＤＰ　１ ２と協力し、大容量記憶装置２６にデータを転送し、またはそこよシデータを取 シ出すであろう。転送中にｇ４シがおこれば、インタフェース２４はバス・エラ ー（ＢＦＲＲ）を信号通報し、または、適切であれば、再試行（ＲＥＴＲＹ　） を要求するであろう。

ＭＭＵ　１４が、対応物理アドレス（ＰＡＤＤＲ）の特定の論理アドレス（ＬＡ ＤＤＲ）をマツプすることが出来ない場合には、ＭＭＵ１４はアクセス障害（Ｆ ＡＵＬＴ　）を信号通報するであろう。ＭＭＵ１４のチェックとして、ウォッチ ドッグ・タイマ測が具えられ、物理アクセス制御信号（ＰＣＮＴＬ　）に関連す る適当な時間ないに、どの物理装置も物理アドレス（ＰＡＤＤＲ）に応動しなけ れば、バス・エラー（ＢＥＲＲ）を信号通報するであろう。

データ・アクセス・バス・サイクルのあいだに、もしＲＥＴＲＹが要求されれば 、ＯＲゲート（９）及び諺がそれぞれ、ＤＰ１２のＢＥＲＲ及びＨＡＬＴ入方を 起動するであろう。ＤＰ制御バス・サイクルのあいだに、ＢＥＲＲ及びＨＡＬＴ 入力の両方が同時に起動されるのに応動して、ＤＰ１２は現パス・サイクルを打 切！＋、ＲＥＴＲＹ信号の終了により、そのサイクルを再試行（ｒｅｔｒｙ　） するであろう。

要すれば、ＤＰ１２の演算（ｏｐｅｒａｔｉｏｎ　）は、ＨＡＬＴ信号の妥当な 使用によシ、外部的に制御が可能である。

ＯＲゲート！を介する）ＩＡＬＴ入力のみの起動に応答して、ＤＰ１２は現パス ・サイクルの最後で停止し、ＨＡＬＴ信号の終了の時だけ演算を再開するであろ う。

プロセッサ制御バス・サイクルのあいだのＢＥＲＲ入力のみの起動に応答して、 ＤＰＩ２は、現パス・サイクルを打切り、状態レジスタの内容を内部的に保護し 、監視プログラム状態に入シ、もしオンなら、トレース状態をターン・オフにし 、そして、バス・エラー・ベクトル番号（ナンバー）を生成するであろう。そこ でＤＰ口は、プロセッサの現内部文脈（１ｎｔｅｒｎａｌ　ｃｏｎｔｅｘｔ　） を反映する情報ブロックを、メモリ艶の監視プログラム・スタック領域に積重ね （５ｔａｃｋ　）、それから、監視プログラムのエラー・ハンドリング部に分岐 するため、ベクトル番号（ナンバー）を使用するであろう。

この点までは、ＤＰ１２の演算は、ＭｏｔｏｒｏｌａのＭＣ６８０００マイクロ プロセツサのオペレイジョンに等しい。然し、ＢＥＲＲの実行に応答して、積重 ねられる情報の量では、ＤＰ１２はＭＣ６８０００と異なル。ＭＣ６８０００： ｃスタックされる情報は；退避（ｓａｖｅ）　した状態レジスタ、プログラム・ カウンタの現内容、普通は現実行命令の第１語である命令レジスタの内容、打切 シバス・サイクルによシアクセスされていた論理アドレス、及び打切りバス・サ イクルの特性、即ち、読出し／書込み、命令／データ、及び、機能コード、よシ なる。上述の情報に加えて、内部機械状態に関する多くの情報をスタックするよ うにＤＰ１２は構成される。例外ハンドラが誤シの解決に成功すれば、その最終 命令はＤＰνの制御を打切ったプログラムに戻すであろう。この命令の実行のあ いだ、追加のスタックされた情報は検索され、ＤＰ戎の適当な部分にロードされ 、バス・エラーが起きた時に存在した状態がもとに戻る。

ＤＰ１２の好ましい動作は、ＤＰ１２のマイクロプログラム可能な実施例の内部 組織を図示した第２図を参照して説明されるであろう。ＤＰ１２の図示された形 式は、これから後で引用されるいくつかの米国特許に詳細に説明されているモト ローラ社のＭｏ　６８０００マイクロプロセツサに非常に似ているので、普通の 動作状態は、むしろ大まかに説明されるであろう。ＤＰ１２の内部アーキテクチ アの全般的な理解が確立されると、検討は本発明のユニークなビット・フィール ドの特徴に集中するであろう。

ＤＰ　１２は、ＭＣ６８０００のようにパイプライン型のマイクロプログラム・ データ・プロセッサである。パイプライン型プロセッサでは、各命令は前命令の 実行中に取出されるのが普通で、取出された命令の翻訳は、前命令が終了する前 に、開始するのが普通である。マイクロプログラム・データ・プロセッサでは、 命令によシ定義された動作の細部を演するマイクロ命令の順序で、各命令は実行 される。要すれば、ユーザの命令はマイクロ命令との混乱を避けるため、マイク ロ命令と考えてもよい。ＭＣ６８０００及びＤＰ１２では、各マイクロ命令は、 マイクロ命令順序及び機能コード生成を制御するマイクロワード（ｍｉｃｒｏｗ ｏｒｄ　）と、Ｄ１２内で機能装置と特別の機能装置間の実際の経路指定を制御 する対応ナノワード（ｎａｎｏｗｏｒｄ　）よシなる。これを念頭に置いて、典 型的な命令実行サイクルが説明されるだろう。

各命令の実行のあいだの適当な時刻に、ブリフェッチ（先取９　；　ｐｒｅ−ｆ ｅｔｃｈ）マイクロ命令が実行されるであろう。そのマイクロワード部分は、マ イクロＲＯＭ３４よυマイクロＲＯＭ出力ラツチあにロードされると、機能コー ド・バッファーあをイネーブル（ｅｎａｄｌｅ　）にし、命令サイクルを表示す る論理アドレス（ＬＡＤＤＲ）の機能コード（ＦＣ）部を出力する。同時にナノ ＲＯＭ４０からナノＲＯＭ出力ラッチ４２にロードされ、対応ナノワードは、命 令７エツチ・バス・サイクルを実行するためバス・コントローラ伺を要求し、ま た、アドレス・パッファ槌に次の命令の第１ワードの論理アドレスを与えるため 命令実行装置４６を実行させる。ＰＲＵＳ　１６の制御を得ることによシ、バス ・コントローラ４４は、論理アドレス（ＬＡＤＤＲ’）のアドレス部を出力する ようにアドレス・バッファ槌をイネーブルにするであろう。その後しばらくして 、バス・コントローラＩは、適当なデータ・ストローブ（いくつかのＬＣＮＴＬ 侶号）を供給してメモＩＪ　２０を駆動する。メそ１７２０が要求された情報を 供給すると、バス・コントローラＩは、ＰＢＵＳ　１６から次の命令の第１ワー ドを入力するように命令レジスタ検索（ＩＲＣ）５０をイネーブルにする。現命 令実行中のすこし後の時点で、他のマイクロ命令が実行され、ＩＲＣ刃から命令 レジスタ（ＩＲ）５２に次の命令の第１ワードが転送され、また、メモリ加から ＩＲＣ５ＵＫ矢のワードがロードされるであろう。ｌＲ５２の命令の型により工 ＲＣ５０のワードは、即値データ（ｉｍｍｅａｄｉａｔｅ　ｄａｔａ）　＋オペ ランドのアドレス、または、次の命令の第１ワードであるかもしれない。命令セ ット及びそのマイクロ命令順序の詳細は、１マイクロプログラム・データ・プロ セッサ用２重レベル制御記憶装置”と題する１９８２年４月１３日にＧｕｎｔｅ ｒ＋その他に発行され、参考のためにこ＼に組み入れられている米国特許第４， ３２５，１２１号に、十分に述べられている。

次の命令の第１ワードが、ｌＲ５２にロードされるや否やすぐに、アドレス１デ コーダ９は、命令の一定の制御フィールドのデコードを開始してｌＲ５２の個々 の命令の初めのマイクロ順序（ｍ１ｃｒｏｓｓｑｕｅｎｃｅ　）の第１マイクロ 命令のマイクロ・アドレスを決定する。同時に違法命令デコーダ謁は、ｌＲ５２ の命令の様式（フォーマット）の検討を開始するであろう。若し、フォーマット が不正と判定されると、違法命令デコーダ％は、違法命令マイクロ順序の第１マ イクロ命令のマイクロ・アドレスを与えるであろう。フォーマット・エラーに応 答して、例外輪理団は、マルチプレクサωが、強制的にアドレス１デコーダシに よシ与えられるマイクロ・アドレスを違法命令デコーダＩで供給されたマイクロ ・アドレスに置き換えるであろう。かくして、現在実行中の命令の最終マイクロ 命令の実行により、そのマイクロ・ワード部は、マルチプレクサωをイネーブル にして、マイクロ・アドレス・ラッチ６２に適切なマイクロ・アドレスを供給し 、一方そのナノワード部は、命令レジスタデコーダ（ＩＲＤ）６４をイネーブル にして、ｌＲ５２からの次の命令の第１ワードをロードする。選択されたマイク ロ・アドレスがマイクロ・アドレス・ラッチ圏にロードされると、マイクロＲＯ Ｍ　３４は、それぞれのマイクロワードをマイクロＲＯＭ出力ラッチ側に出力し 、また、ナノＲＯＭ４０は、対応するナノワードをナノＲＯＭ出力ラッチ４２に 出力するであろう。

一般的に、マイクロＲＯＭ出力ランチあにロードされた各マイクロワードの部分 は、実行される次のイイクロ命令のマイクロ・アドレスを指定し、一方、他の部 分は、マイクロ・アドレス・ラッチ６２の入力に対しどの代替マイクロ・アドレ スがマルチプレクサωにより選択されるのかを決定する。ある命令では、特定の オペレーション（動作）を達成するため、１個以上のマイクロ順序が実行されな ければならない。間接アドレス分解能（ｒ＠５ｏｌｕｔｉｏｎ　）のようなタス クは、一般に、命令の中の追加制御フィールドの使用して特定される。

これら追加マイクロ順序にたいする第１マイクロ命令のマイクロ・アドレスは、 ｌＲ５２の制御情報を使用し、アドレス２−３デコーダωによシ発生される。簡 単な型のそのような命令では、第１マイクロ順序は普通、ある準備タスクを実行 し、それから、マルチプレクサωをイネーブルにして、アドレス２−３デコーダ 圀のアドレス３部分によシ発生される実際のオペレーション（演算）を実行する マイクロ順序のマイクロ・アドレスを選択するでおろう。かような命令のよシ複 雑な形式において、第１マイクロ順序は、第１準備タスクを実行し、次に、マル チプレクサωをイネーブルにして、アドレス２−３デコーダ６のアドレス２部分 により発生された次の準備マイクロ順序のマイクロ・アドレスを選択するであろ う。この追加準備タスクの実行によシ第２マイクロ順序は、次に、マルチプレク サωをイネーブルにして、アドレス２−３デコ一ダ弱のアドレス３部分によシ発 生された実際のオペレーションを実行するマイクロ順序のマイクロアドレスを選 択するであろう。とにかく、各命令の最終マイクロ順序の最終マイクロ命令は、 マルチプレクサωをイネーブルにしてアドレス１デコーダシによシ発生されるよ うな次の命令の第１マイクロ命令のマイクロ・アドレスを選択するであろう。こ のように、各命令の実行は、マイクロ命令の適当な順序を通じ進行するであろう 。マイクロ・アドレス順序選択メｐニズムのよシ完全な説明は、１マイクロプロ グラム・データ・プロセッサ用命令レジスタ順序デコーダと題して１９８２年７ 月２７日にＴｒｅｄｓｎｎｉｅｋその他に発行され、参考のためにこ＼に組み入 れられている米国特許第４　、３４２　、０７８号に与えられている。

マイクロワードと対照的に、ナノＲＯＭ出力ラッチ４２にロードされるナノワー ドは、オペランドの経路指定を間接的に制御し、レジスタ制御（高）６８及びレ ジスタ制御（低及びデータ）７０を通じ制御を実行することによシ、必要ならば 実行装置４６のいくつかのレジスタ間で制御する。ある場合には、ナノワードは 、フィールド変換装置（ｔｒａｎｓｌａｔｉｏｎ　ｕｎｉｔ　）　７２をイネー ブルにし、実行装置４６に入力用のＩＲＤ６４の命令から特定のビットフィール ドを抽出する。ナノワードは、また、ＡＵ制御７４及びＡＬＵ制御７６を通して 制御することにより、実行装置４６内の実効アドレス計算及び実オペランド計算 を間接的に制御する。適当な場合には、ナノワードは、ＡＬＵ制御７６をイネー ブルにし、実行装置４６による各オペランド計算から生ずる条件コードを、状態 レジスタ（ＳＲ）７８に記憶させる。ＡＬＵ制御７６のよシ詳細な説明は、゛デ ータ・プロセッサ用ＡＬＵ及び条件コード制御装置１と題し、１９８２年１月１ ９日にＧｕｎｔｅｒ＋その他に発行され、参考のためにこ＼に組み入れられてい る米国特許第４，３１２．０３４号に与えられている。

第３図に図示されるのは、本発明の好ましい実施例シック回路４００．及び制御 回路５００よシなるデータ・プロセッサ３００である。

第４図に図示されるのは、本発明のビット・フィールド命令の実行するのに有益 次シック回路４００のブロック図である。シフター制御回路４００は、レジスタ Ａ。

スイッチ４０１．バレル・シフタ４０２．レジスタＢ、スタート・レジスタ４０ ３．エンド・レジスタ４０４．シフト・カウント・レジスタ４０５．及びフィル ・レジスタ４０６よシなる。レジスタ人は、！ビット・パス４０７によりスイッ チ４０１に接続される。レジスタ人は同様に、各々！ビット・バスであるＤＢバ バス０８及びＡＢ／（ス４０９に接続される。レジスタＢもまた、ＤＢパス４０ ８　及びＡＢババス０９に接続される。レジスタＢ４また、３２ビツト・パス４ １１でバレル・シフタ４０２に接続される。

バレル・シフタ４０２は支ビット・バス４１２にヨリスイッチ４０１に接続され る。

スイッチ４０１は、冨ビットから転送する一定のビットを選択する。可能な！ビ ット位置は、０から支まで指定される。スタート・レジスタ４０３は、０から支 のビット位置のどれが、スイッチ４０１で転送されるスタート・ビット（ｓｔａ ｒｔｉｎｇ　ｂｉｔ　）であるのかを指示する５ビツトを包含する。エンド・レ ジスタ４Ｇ４は、０から諺のビット位置のどれが、スイッチ４０１で転送される 最終５ビツトであるか指示する５ビツトを包含する。

エンド嗜レジスタ４０４は、スタート・レジスタ４０３に包含されるものよシ大 きいか、または等しい値を包含せねばならない。フィル°レジスタ４０６は、非 転送のビットに、何が起こるべきか指示する。非転送のビットは、符号拡張（ｓ ｉｇｎ　ｅｘｔｅｎｄｅｄ　）　＊ゼロ埋め（ｚｅｒ。

ｆｉｌｌｅｄ）　、または、Ｘ拡張（Ｘ　ｅｘｔｅｎｄ＠ｄ）されうる。

符号拡張（ｓｉｇｎ　ｅｘｔｅｎｄ＠ｄ　）は、おもに符号ナンノ（−（ｓｉｇ ｎｅｄ　ｎｕｍｂｅｒＩＩ）にたいするものである。これは、全部の非転送ビッ トを、転送ビットの最上位ビット（ＭＳＢ　）と同一にすることによシ達成され る。転送ビットのＭＳＢは、エンド・レジスタ４０４によシ指示されるビットで ある。Ｘ埋めオプション（Ｘ　ｆｉｌｌ　ｏｐｔｉｏｎ　）は、全ての非転送ビ ットの位置にある選択可能なビットを入れる目的である。勿論Ｏ埋め（ｚｅｒｏ 　ｆｉｋｋ　）は、非転送ビットの位置に、０を入れることを意味する。

バレル・シフタ４０２ハ、シフト・カウント・レジスタ４０５が指示する量だけ 、３２ビツトを循環（ｒｏｔａｔｅ　）する。シフト・カウント・レジスタ４０ ５にロードされたビットは、デコーダＰＬＡ　４１３によりデコードされ、順次 バレル・シフタ４０２の直接制御を与える。若し、転送がレジスタＡからレジス タＢまであれば、バレル・シフタ４０２による循環は、シフト°カウント°レジ スタ４０５で指示される量だけ右方向である。若し、転送がレジスタＢからレジ スタＡまでであれば、循環はシフト・カウント・レジスタ４０５で指示される量 だけ左方向である。循環が１方向に限定されたとしても、反対方向への実効循環 は、また達成される。若し反対方向循環が望まれれば、諺から所望循環量を減算 し、その結果をシフト・カウント・レジスタ４０５に入れる。

例えば、レジスタＡからレジスタＢへの転送において、３の左方向シフトが所望 されるなら、これは右方向に３２引く３に等しい量、即ち四だけ右方向にジット することで達成される。レジスタＡからレジスタＢへの転送では、スイッチ４０ １及びバレル中シフタ４０２で処理される全部ビットが、レジスタＢに書き込ま れる。反対にレジスタＢからレジスタＡへの転送では、スタート・レジスタ４０ ３及びエンド・レジスタ４０４で選択された包含的（ｉｎｅｌｕｍｉｖｅ　）ビ ットのみが、レジスタＡに書き込まれる。レジスタＢからレジスタ人までの転送 は、レジスタＡに存在する値に選択ビットを挿入することを有効にする。レジス タＡからレジスタＢｌでの転送は、レジスタＢの完全な再書込みを有効にする。

レジスタ人よりレジスタＢへ、または、レジスタＢよシレジスタＡへ制御命令を 転送するごとに、またはシフトするごとに、スタート、エンド、及びシフト・カ ウント・レジスタ４０３　、４０４　、及び４０５は、選択された値によシロー ドされる。

ビット・フィールド命令に使用される制御回路５００によシ実行される多くのビ ット処理機能即ち連結、加算１反転、その他の機能は、既知のハードウェア実施 例を具えている。第５図に図示されるのは、制御回路５００の特に有効なハード ウェア実施例のブロック図である。然しなから、制御回路５００に対し必要な機 能を実行する普通のバー−ドウエアはどれも、本発明ヲ災行するのに十分である 。制御回路ＳＯＯの機能必要条件は、ビット・フィールド命令の説明で明瞭であ ろう。

第６図に図示されるのは、バイト１−７の７バイトよシなるメモリ６００の一部 分である。バイト３−７で斜交平行線の領域は＠Ｗのビット・フィールド６０１ でちる。

ビット・フィールド６０１は！ビットより小さいが、これは５つの別のバイトに 位置している。バイト３０ビット位置６０２は、ビット・フィールド６０１の最 上位ピッ）（ＭＳＢ）である。バイトチ０ビツト位置６０３は、ビット・フィー ルド６０１の最下位ビット（ＬＳＢ　）である。メモリ部分６００からビット・ フィールド６０１の抽出する場合、その目的は、ビット・フィールド６０１の全 体がフォーマットされることであシ、この場合は正しく位置調整されることで、 そうすれば、ビット・フィールドは、ビット６０３を３２ビツト°バスのＯ位置 に置き、また幅Ｗを超えるビットはすべて符号拡張され、友ビット・バスに置か れることが可能である。利用可能バスは！ビットに制限され、メモリ部分６００ ばバイトの形でアドレスされる故、ビット・フレールド６０１は、単一アドレス によシフタセスすることは出来ない。

したがって、ビット・フィールド６０１を望ましい型にフォーマットするには、 幾つもの段階が必要とされる。

オフセットＯ８は、ビット・フィールド６０１の初めが、バイト１０バイト境界 にあるバイト境界６０５から、何ピットはなれているか指示する。長いワードは 羽ビットである。したがって、ＤＰ１２は、長いワードと同じ大きさである可能 性のオペランドと共にオペレーションを実行するように構成される。５バイトに 重なるビット群（ｂｉｔ　ｆｏｌｄ）は、ＤＰ１２から見てメモリの２オペラン ドに存在する。

バイト３−６はレジスタ人にロードされる。スタート・レジスタ４０３はＯの値 をロードされ、エンド・レジスタ４０４は、バイト３−６にあ夛、ビット・フィ ールド６０１の一部分である（ビット数−１）に等しい値によシロードされる。

”マイナス１”は、ビット位置が指定される方法によるものである。例えば幅が 四であると、エンド・レジスタ４０４にロードする値は、ｄとなるべきである。

これは、ｎビットをバスさせるであろう。フィル・レジスタ４０８は符号拡張の ためセットされる。符号拡張ビットは、バイト３の左のバイト境界６０４からの オフセット０８３の量と同じである。オフセット０８３は、オフセットＯ８の３ つの最下位ビットより構成される。スイッチ４０１で調整されたレジスタＡの内 容は、次に、バレル・シフタ４０２によシ受信される〇バレル・シフタ４０２は 、符号拡張抽出命令（５１ｇ１１　ａｘｔ−ｅｎｄ　ｅｘｔｒａｃｔ　１ｎｓｔ ｒｕｅｔｉｏｎ　）に対して非ビット・フィールド・ビットが拡張された符号で あることを除外してバイト３−６を受信する。これは第７図において、左上から 右下へ斜交平行線をつけた領域で図示する符号拡張ビットによシ示される。ゼロ 拡張は他の選択であるが、現在の例に対しては図示されない、この状態では、パ イ）７に広がるピッ）Ｅの数に等しい量の左方向循環が望ましい。左方向循環は 、レジスタＡよシレジスタＢまでは利用できないが、望ましい結果は右方向循環 により達成出来る。Ｅの左方向循環を得るために、（３２−Ｅ）の右方向循環が 使用される。したがって、（３２−Ｅ）の値が、シフト・カウンタ・レジスタ４ ０５に置かれる。第８図に図示される、このシフトの後の結果が、レジスタＢに ロードされる。レジスタＢの結果はレジスタＡにロードされ、バイト７はレジス タＢにロードされる。レジスタＢにロードされる第６図のバイト７は、第９図に 図示される。

レジスタＢの内容は、（８−Ｅ）に等しい量だけ右にシフトされ、レジスタＡの 内容に挿入される必要がある。なぜなら、レジスタＢからレジスタＡへの転送で は、左方向循環のみが利用され、レジスタＢの内容は、（８−Ｅ）の右方向循環 に等しい量だけ左方向に循環されねばならない。等しい循環は、（３２−’所望 の循３１１）であ夛、それは、３２−Ｃｓ−Ｅ）であシ、それは（２４＋ｇ）に 等しい。それ故、２４＋Ｅの値がシフト・カウント。

レジスタ４０５にロードされる。バレル・シフタ４０２で実行されるこの循環の 結果は、第１０図に図示される。

レジスタＢの内容のビット°フィールド部分を・レジスタＡに挿入するには、ス イッチ４０１が、また、適当にセットされねばならない。スタート・レジスタ４ ０３は０がロードされ、エンド・レジスタ４０４はＥ−１の値がロードされる。

レジスタ人への挿入後の結果は、第１１図に図示される。かくして、ビット・フ ィールド６０１は望ましいフォーマットにあり、ＤＢババス０Ｂ、または、ＡＢ ババス０９のようなｎビット・バスに単一オペランドとして使用可能なように置 かれる。ＤＰ１２はこうして、ビット・フィールド６０１を、ある望ましいオペ レーションの支持のもとで他のオペランドのように使用することが出来る。

５バイトを重複するビット・フィールドは、上記に説明された技法を用いること によυ適当なフォーマットにて！ビット・バスに導かれるが、これは能率的な方 法で行なわれるべきである。さもなければ、かような命令を実行する価値は、実 質的に減少する。それ故、スタート・レジスタ４０３１エンド・レジスタ４０４ ．及びシフト・カウント°レジスタ４０５に挿入される値の計算は、出来るだけ 有効に行なわれるのが非常に望ましい。これを念頭において、望ましい値を有効 に得るため、ユニークな技法が開発された。各ビット・フィールドに対し、オフ セット及び幅が与えられる。オフセット値は、バイト−１からビット・フィール ド６０１のＭＳＢ　６０２まで第６図に図示される値Ｏ８であシ、５つの最下位 ビットは、オフセット・レジスタにロードされる。値Ｏ８３は、Ｏ８の３つの最 下位ビットである。

幅Ｗは幅レジスタにロードされる。スタート、エンド。

及びシフト・カウント・レジスタ４０３．４０４．　及ヒ４０５に挿入される全 ての値は、Ｏ８及びＷから得られなければならない。

ビット・フィールド６０１によるオペレーションが、１シフト制御命令にて得ら れ、第８図に図示される結果となるためには、スタート・レジスタ４０３は零に よシロードされる。これは勿論、特別の計算を必要としない。エンド・レジスタ ４０４は、バイト３乃至６までに包含されるビット・フィールド６０２のビット 数に等しい値によりロードされる。これは、ビット１１を０８３の逆値（１ｎｖ ｅｒＳ＠）と連結することによシ達成される。

これは、８よ、り　Ｏ８Ｒを減算した結果に腕を加算した値に等しい。Ｏ８Ｒが ３ビツトを有することは知られているから、それにピッ）　１１を連結するのは 、それにスを加えるのに等しい。例として、オフセットＯ８が２２の値を持つと 仮定すれば、そのビット指定は１０１１０でｓｂ、幅Ｗが四の値を持てば、その ビット指定は１１１００である。これは、Ｏ８３が６の値を持ち、ビット指定は １１０であることを意味する。そこでＯ８３の逆値（１ｎｖｅｒａａ）は００１ である。００１と１１を連結すれば１１００１になシ、エンド・レジスタ４０４ にロードされたぁの値でアル。

これは、ビット位置０と５の間の（０と２５ヲ含む）ビット、即ち、２６ビツト が全部、スイッチ４０１によシ転送されるであろう、ということを意味する。バ イト３の２ビツト、また、バイト７の２ビツトをこの例にとれば、望ましい循環 は左へ２ビツトであり、これは、右方向に（３２−２）囲ち、（９）の循環に等 しい。これは、Ｏ８３と（幅Ｗ−１）の合計値の逆値をビット１１に連結するこ とにより達成される。この場合、幅Ｗは、１１１００のビット指定を持つから、 （Ｗ−１）は１１０１１のビット指定となる。ただ、３つの最下位ビットのみが 、１１と連結するので、Ｗ−１の関連部分は０１１である。

かくして、Ｏ８３とＷ−１を合計することは、１１０　と０１１の和をとること であシ、その結果は、００１即ち１の値となる。００１を反転（ｉｎｖｅｒｔｉ ｎｇ　）すれば１１０となる。この結果に１１を連結すれば１１１１０　、即ち ３０となり、望ましい結果となる。これは、ｇｓ図に示される結果を得るために 、シフト制御命令に対して、スタート、エンド、及びシフトカウントレジスタ４ ０３．４０４及び４０５をロードする要件を完了し、その結果は、このシフト制 御命令の完了後、レジスタＢに与えられる。

レジスタＢの内容は、バス４０８及び４０９の一方を介し、レジスタＡにロード される。

第１１図に図示される結果を得るため、スタート−エンド、及びシフト・カウン ト・レジスタ４０３．４０４．　及び４０５にロードされる値は、いくらか変っ た方法で計算される。スタート・レジスタ４０３にロードされる値は、なお、０ である。エンド・レジスタ４０４にロードされる値は、００００１０ビツト指定 を有する１であるべきである。第５バイト、この場合では、第６図のバイト７で あるが、その中にあるビットフィールド６０１０１部には、僅かに２ビツトが存 在する。レジスタ４０３及び４０４に対するこれらの値は、２つの望ましいビッ トを、すでにレジスタＡに存在するビット°フィールド６０１の残部に挿入させ ることを可能にする。エンド・レジスタ４０４に対するこの値は、ビット００を 、Ｏ８３と（幅Ｗ−１）の合計値と連結することによシ得られる。前述のとおり 、Ｏ８３と（Ｗ−１）と合計することは、１１０と０１１を合計することであシ 、その結果は００１である。００と００１を連結すれば００００１となシ、望ま れる結果となる。ビット・フィールド６０１の２ビツトを望ましいｏｏｏｏｏと ００００１の位置に移動させるた・めには、右方向へ６の循環が必要である。右 方向へ６の循環は、左方向へ循ｍ２６に等しい。したがって、２６の蝋がレジス タ４０５に入れられるべきである。これは、怒を、エンド・レジスタ４０４に挿 入された値に加算することによシ計算される。エンド・レジスタ４ｏ４に挿入さ れる値は００００１　、即ち１として計算される。そこで、シフト・カウンタ・ レジスタ４０５に入れら、れる値。

は、（２５＋１）即ち、２６に等しくなり、望まれた値である。これは、メモリ 内に５バイト如ち本来の３２ビツト・フォーマットにて記憶されるビット・フィ ールドを供給するのに必要な値を得るための手続を完了する。

メモリ内に５バイトを重複するビット・フィールドの抽出を実行するだめの技法 は、ビット・フィールドがアドレスされた後で１．２つのシック制御命令を要求 する。若し、アドレスされたビット・フィールドが、４バイト、またはそれ以下 に包含されておれば、ただ１つのシフタ制御命令が必要とされる。したがって、 ５バイトを重複するビット・フィールドを処理出来る特別の適応性は、前に得ら れた４バイトのビット°フィールドの処理能力をスロー・ダウンはしない。ビッ ト・フィールドが、メモリの４バイト、またはそれ以下に包含されると、全ビッ ト・フィールドはレジスタＡにロードされる。スタート・レジスタ４０３は、オ フセットの３つの最下位ビットと（Ｉ［Ｗ−１）の合計値の逆値に連結された０ ０でロードされる。エンド・レジスタ４０４に対する値もまた、効率的に計算さ れる。

オフセットの３つの最下位ビットと（幅Ｗ−１）の合計値は、それはスタートレ ジスタ４０３に対して計算されるが、その合計値が使用される。然しなから、３ つの最下位ビットのみ夕使用する代シに、第４及び第５ビツトも使用される。こ の合計値の第４及び第５ビツトは、オフセットの３つの最下位ビットの逆値と連 結され、エンド・レジスタ４０４にロードされる値を得る。

シフト・カウント・レジスタ４０５　Ｖｃロードされる値は、スタート・レジス タ４０３にロコドされるものと同一である。次に、適切にフォーマットされた結 果は、レジスタＢに現われるであろう。

メモリに挿入するとき、５バイトに重複するビット・フィールドを挿入すること は、５バイトに重複するビット・フィールドを抽出する場合と類似である。然し 、異なった重要な考慮が必要である。ビット・フィールドで部分的に埋められた ２バイトの中で、ビット・フィールドの１部分でないビットは、ビット・フィー ルドの挿入のあいだ変更してはならない。第６図のビット・フィールド６０１を 例として用いれば、バイト３及び７は、ビット・フィールド６０１０１部分でな く、また、ビット・フィールドの挿入により変更できないビットを包含する。メ モリはバイト・アドレス指定可能であるから、メモリへのいかなる書込みも、全 バイトへの書込みとなる。

したがって、第１１図に図示されるビット・フィールド６０１が、第６図に図示 されるメモリ６００の１部分に書き込まれると仮定すれば、ビット・フィールド を抽出するための手続を単純に反転する以上のことが要求される。手続における 主な差異は、連続的にバイト３−６及びバイト７の内容をレジスタＡにロードす る一方で、レジスタＢにロードされるビット・フィールドの選択された１部分を 挿入することである。レジスタ人はバイト３−６がロードされ、レジスタＢは第 １１図に図示されるビット・フィールド６０１がロードされる。

スタート・レジスタ４０３にロードされる値は０である。

エンド・レジスタ４０４にロードされる値は、ビット１１とオフセットの３つの 最下位ビットの逆値の連結によす得られる。シフト・カウント・レジスタ４０５ ニロードされる値は、ビット１１を、オフセットの３つの最下位ビットと、（幅 Ｗ−１）の合計値の逆値に連結することで得られる０これらの値は、ビットフィ ールド抽出のための第１シツク制御命令に対するものと同一でアル。スイッチ４ ０１及びバレル・シフタ４０２を介してレジスタＢからレジスタ人へのシフトの 後、レジスタ人の内容は、バイト３−６としてメモリにロードされる。そこで、 レジスタＡは、バイト７、及び若し必要ならば、バイト７に続く３バイトの内容 がロードされる。レジスタＢは、なおビット・フィールド６０１ヲ包含する。ス タート・レジスタ４０３は、オフセットの３つの最下位ビットと、（幅Ｗ−１） の合計値の逆値が連結されたビットＯＯがロードされる。エンド・レジスタ４０ ４は、値７がロードされる０シフト１カウント・レジスタ４０５は、３つの最下 位ビットと、（幅Ｗ−１）の合計値の逆値が連結された値００がロードされる。

レジスタＢからレジスタＡへの１１循環の後で、レジスタ人の内容は、メモリ６ ００のバイト７に書き込まれ、５バイトを重複するビット・フィールドの挿入が 完了する。

有効な他の機能は、プロセッサＤＰ　１２使用の条件コードの発生である。条件 コードは、ＤＰＩ２へ種々のオペレーションの状態を知らせる役をする。条件コ ードの部分は、レジスタ４０３．４０４．及びレジスタＡの内容ニより設定され る。スイッチ４０１は、条件コード設定のための情報を供給する３出力、　ＡＩ ＩＺＥＲＯ８、Ａｌｌ０ＮＥＳ。

及びＥＮＤを具えている。条件コード設定のこの様相は、メモリからビット・フ ィールドの抽出以外の、他のビット・フィールド・オペレーションにも使用可能 である。ビット・フィールドに関するレジスタ４０３．４０４゜及びレジスタＡ にロードすることは、単に条件コードを介して十分な情報を発生するであろう。

例えば、これは、ビット・フィールドのテスト用として十分である。

シック回路４００は、他の用途にも都合よく充当される。オフセットには、バイ ト中のどのビットが、ビット・フィールドの第１ピツ）を包含するのか指示をす る３つのビットがある。これは、Ｏ８３からなる３つのビットである。然し、こ の３つのビットは、メモリのアドレス指定には有益でない。ビット・オフセット は大きいことがあシ、メモリはバイト・アドレス指定可能であるから、ビット・ フィールドがメモリのオペランドである時には、このビット・オフセットをバイ トオフセットに変換可能なことが必要である。バイト・オフセットは、そこで、 オペランドのバイト・アドレスを形成するため、ベース・アドレスに加えられる 。

したがって、０８３ｆｃ形成する３ビツトは除去されなければならない。これは 、ビット・アドレスをレジスタＡにロードし、スタート・レジスタ４０３を３に セットし、エンド・レジスタを３１にセットし、シフト・カウント・レジスタ４ ０５を３にセットすることにより達成される。レジスタＡの内容を、スイッチ４ ０１及びバレル・シフタ４０２を介してレジスタＢに転送するのは、レジスタＢ にバイト・オフセットをロードする効果がある。そこでバイト・オフセットは、 ビット・フィールドのバイト・アドレスを形成するため、ペース・アドレスに加 えられる。ビット・フィールドを包含する第゛１バイトは、そこでアドレスされ 、レジスタＡにロードされ、ビット・フィールド６０１に対して説明されたよう にビット・フィールドによる抽出オペレーションを開始する。これは、また、他 の状態でも行なわれる。アドレスがビツート・アドレスであり、バイト・アドレ スが望ましい時にはいつでも、これは使用可能である。

上方より下方に構成された第１２Ａ図及び第１２Ｂ図に図示されるのは、ビット ・フィールド抽出命令の好ましい実行を説明するマイクロ制御流れ図である。上 方から下方に構成され九第１３　Ａ図及び第１３　Ｂ図に図示されるのは、ビッ ト・フィールド・クリア命令の好ましい実行を説明するマイクロ制御流れ図であ る。ビット・フィールド・クリア命令は、ビット・フィールド空間に全部Ｏを書 き込む。ビット・フィールド・セット命令は、ビット°フィールド空間に全部０ の代シに全部１が書き込まれるのを除けば、ビット・フィールド・クリア命令と 同一である。他の命令は、ビット・フィールドの内容を補数とするビット・フィ ールド補数である。これは挿入に類似している。クリア、セット。

挿入、及び補数ビット・フィールド命令は、全部非常ている。

１３Ａ 国際調を報告

Claims (7)

【特許請求の範囲】
1. １．所定の寸法を有するオペランドによりオペレイシヨンを実行し、前記所定寸 法までのピツト・フイールドの選択的オペレイシヨンを含むのに適合したデータ ・プロセツサにおいて、 前記ピツト・フイールドが、前記オペランドの対の部分よりなることを検出する 第１手段；及び前記選択されたオペレーシヨンの支持のもとで前記オペランド対 の内部で、前記ピツト・フイールドをアクセスする第２手段； を具えることを特徴とするデータプロセツサ。
2. ２．データ・プロセツサにより実行されるオペレイシヨンを支持するためオペラ ンドを伝え、所定の最大数のバイトが置かれる所定の幅を有するバスを具え、ア クセスが、バス上に置かれ得るバイトの最大数に制限されるバイト境界のメモリ をアクセスするデータプロセツサにおいて、 バス上に置かれ得る所定数のバイトより多いバイトを重複し、バス寸法より大き くない幅を有するメモリ内のピツト・フイールドを検出する第１手段；前記バス に前記ピツト・フイールドをオペランドとして与える第２手段； を具えるデータプロセツサ。
3. ３．前記第２手段は、前記バス上に前記ピツト・フイールドを与え、 ピツト・フイールドの第１部分を含むメモリの第１部分をアクセスし、 ピツト・フイールドの第１部分を所定量だけ循環し、循環された第１部分を前記 バスに接続されたレジスタにロードし、 ピツト・フイールドの残りの部分を含むメモリの第２部分をアクセスし、 ピツト・フイールドの残りの部分を選択した量だけ循環し、 ピツト・フイールドの前記循環された残りの部分をレジスタに挿入し、それによ りピツト．フイールドがバスに結合されることが可能となることを特徴とする前 記請求の範囲第２項のデータ・プロセツサ。
4. ４．データ・プロセツサにより実行されるオペレイシヨンを支持するためオペラ ンドを伝え、所定の最大数のバイトが置かれ得る所定の幅のバスを有し、アクセ スが、バス上に置かれ得るバイトの最大数に制限されるバイト境界上のメモリを アクセスするデータプロセツサにおいて、 前記バス上に置くのが可能な所定数のバイトより多いバイトを重複し、バス寸法 より大きくない幅を有するピツト・フイールド空間を検出する第１手段；前記ピ ツト・フイールド空間にオペランドを挿入する第２手段；を含むデータ・プロセ ツサ。
5. ５．第２手段は、オペランドをピツト・フイールド空間に挿入し、 レジスタ内のピツト・フイールド空間の第１部分を含むメモリの第１部分をロー ドし、 オペランドを第１選択量だけ循環し、 第１選択量だけ循環されたオペランドの選択部をレジスタに挿入し、 第１選択量だけ循環されたオペランドの選択された部分の挿入の後に、レジスタ 内容をメモリ第１部分へロードし、 ピツト・フイールド空間の残りの部分を含むメモリの第２部分をレジスタにロー ドし、 オペランドを第２選択量だけ循環し、第２選択量だけ循環されたオペランドの選 択された部分をレジスタに挿入し、 第２選択量だけ循環されたオペランドの選択部分の前記挿入の後に、レジスタ内 容をメモリの第２部分にロードし、 それにより前記オペランドがピツト・フイールド空間にロードされる前記請求の 範囲第４項のデータ・プロセツサ。
6. ６．データ・プロセツサにより実行されるオペレイシヨンを支持するため、オペ ランドを伝える所定幅のバスを有するデータ・プロセツサにおいて、ピツト・フ イールド空間の第１部分を含むメモリの第１部分をレジスタにロードし、 オペランドを第１選択量だけ循環し、 第１選択量だけ循環されたオペランドの選択部分をレジスタに挿入し、 第１選択量だけ循環されたオペランドの選択部分の前記挿入の後で、レジスタの 内容をメモリの第１部にロードし、 ピツトフイールド空間の残りの部分を含むメモリの第２部分をレジスタにロード し、 オペランドを第２選択量だけ循環し、 第２選択量だけ循環されたオペランドの選択部分をレジスタに挿入し、 第２選択量だけ循環されたオペランドの選択部分の前記挿入の後で、レジスタの 内容をメモリの第２部分にロードし、 それにより、前記オペランドがピツト・フイールド空間にロードされる、オペラ ンドをメモリのピツト・フイールド空間に挿入する方法。
7. ７．データ・プロセツサにより実行されるオペレイシヨンを支持するためオペラ ンドを伝える所定幅のバスを有するデータ・プロセツサにおいて、ピツト・フイ ールドの第１部分を含むメモリ第１部をアクセスし、 ピツト・フイールドの第１部分を選択量だけ循環し、前記バスに接続されたレジ スタに前記循環された第１部分をロードし、 ピツト・フイールドの残りの部分を含むメモリの第２部分をアクセスし、 ピツト・フイールドの残りの部分を選択量だけ循環し、 ピツト．フイールドの前記循環された残りの部分をレジスタに挿入し、それによ り、ピツト・フイールドがバスに接続されることを特徴とするデータ・プロセツ サ・アクセスをピツト・フイールドに与える方法。