JPS59502158A

JPS59502158A - 仮想メモリデータプロセッサ及びそのアクセス誤り回復方法

Info

Publication number: JPS59502158A
Application number: JP83503555A
Authority: JP
Inventors: クル−デレ・レスタ−・エム; ゾロノウスキイ・ジヨン・イ−; モイヤ−・ウイリアム・シ−; マクグレガ−・ダグラス・ビ−
Original assignee: モトロ−ラ・インコ−ポレ−テツド
Priority date: 1982-12-03
Filing date: 1983-10-13
Publication date: 1984-12-27
Also published as: US4488228A; EP0127640A4; EP0127640A1; WO1984002208A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】仮想メモリデータプロセッサ技術的分野不発明は、データプロセッサに関するものであシ、更に詳しく云うと仮想メモリを支援するデータプロセッサに関する。

背景技術デジタルデータ処理システムは典型的な場合には特徴的な論理アドレス空間を有するデータプロセッサ、物理アドレス空間内で直接にアクセスできる限られた容量の一部メモリ、１つ又は複数の周辺制御装置の援助がある場合にのみアクセスできるはるかに大きい容量の二次メモリ、および多数の通例の入力／出力デバイスのうちの任意のテバイスを含む１．特に大きな論理アドレス空間を有するデータプロセッサを含むシステムにおいテハ、ユーザは彼の応用例がきわめてタイム・クリティカル（ｔｉｍｅｃｒｉｔｉｃαｌ）であるので同等量の比較的高価な一部メモリを備えることが正当化されるという決定を下してもよい。

しかし、ユーザはそれよりもしばしばはるかに大きな容量の比較的安価な二次メモリを備えるためにこれらの資金を使い、−次および二次メモリ間の彼のプログラム／データのスワツピング部分がプロセッサによって必要とされた場合にそれらの部分に伴う時間的不オリを受け入れる。一般に、スワツピング動作の効率は才能のあるプログラマがアフリケーションプログラムを一連の相互に関係はあるがおる程度自律的なオーバレイに賢明に区分化することにかかつている。そのような経験のあるプログラマを発見又は開発するという問題をある程度解決し大きな区分化されたプログラムを完成させるのに本来かかる費用をある程度少なくするために、各アフリケーションプログラムが対応する物理アドレス空間が現在プログラムに割当てられているか又は−次メモリに実際に存在するかに関係なくプロセッサの全論理アドレス空間に直接的アクセスを有するようにみせかけることができるスーパバイザフログラムが開発された。そのような“仮想メモリ”スーパバイザプログラムは典型的にはプログラムに割描てられた物理アドレス空間の部分の境界の外側で現在実行しつつあるプログラムによってアクセスを検出するため連想メモリマツピングハードウェアに依存する。そのような１誤り（ｆａｕｌｔｓ）”に応答して、プロセッサは“仮想”アクセスを認識し、もし適当な場合には必要とされるプログラムコード／データを二次メモリから一部メモリにロードするスーパバイザフログラムの誤）取扱い部分へ分岐する前に側らかの必要な状態（ｓｔαｔＪ情報を記憶する。所望するならば、スーパバイザはブロムコＹ′ グフコード／データの一部を一部メモリから二次メモリに移動させて新しいコード／データのための余地を作ることかできる。代表的な一合には次にスーパバイザプログラムは、誤シ（ｆａｕｌｔ）が起きた時にプロセッサが実行しつつあった特定の命令を再ひ実行するっどれほど多くの情報がスタックオフ（ｓｔａｃｋ　ｏｆｆ）　されなければならないかということや、プロセッサが′誤った”命令を再実行する準備をするためにスーパバイザプログラムによって用いられる機構（ｍｅｃｈａｎｉｓｍ）はマシンによって異った。

一部の設計では、プロセッサはあたかも割込みが起きたかのように棹々のユーザレジスタ、命令レジスタ、プログラムカウンタおよび現在の状態情報の内容を記憶するだけであった。スーパバイサブログラムは必要ならばプログラムカウンタを１バツクアツプ”してプロセッサがどんな命令を実行しつつあるかを発見し２８次に誤った命令が最初に開始された場合にはできるだけプロセッサの状態に近づけるためにレジスタおよび状態ビットを再構成しなければならなかった。プロセッサ命令セットが比較的に規則的で予測しうるものであるシステムにおいてさえも、スーパバイザプログラムにががる負担は非常に大きなものであった。更に複雑なシステムでは、このアプローチ扛芙施不可能なことがしばしばあった。

ソフトウェアにかかる負担が耐えられないほどになった時に、命令実行シーケンスの各ステップの完了を５７−り”することによって命令実行シーケンスを追跡するために追加のハードウェアが付加された。誤シが起きると、マーク情報カーレジスタおよび状態情報とともにスタックされた。スーパバイサブログラムはなお誤シが起きた時にどの命令をプロセッサが実行しつつおるがを決定し、その後でハードウェアに対してその命令を再び実行するように命令しなければならなかった。しかし、スーパバイザプログラムは１古い”マーク情報をハードウェアに供給できた。ハードウェアが実行シーケンスの各ステップを進み、その進行をいつものようにするにつれて。

追加制御回路はぼ現在の”マーク・情報と１古い”マーク情報とを比較する。特定のステップが誤シが起きる前にすでに実行されたことを制御回路が決定すると、制御回路はそのステップの結果のみを抑制し２次に実行シーケンスが続行できるようにする。ひとたび″現在の”マーク情報と“古い”マーク外報とが一致しプロセッサが誤シの起きたステップに達したことを示すと、制御回路は実行シーケンスのその後のステップの実際の実行を干渉するのをやめた。この方法にょ見誤った命令を再ひ開始する負担はソフトウェアとハードウェアに分配された。

勿論、誤った命令の再開を試みるｎｌ」にその誤）の根底にある原因をはつきシさせることは依然としてスーパバイザプログラムの責任であった。

仮想メモリの使用を単一プロセッサシステムに制限する仮想メモリ概念本来の制約はない。事実１つのプロセッサが出会った誤シが並列プロセッサへの割込みを発生させる多重プロセッサシステムが提案されている。割込みに応答して後者のプロセッサはもう一方のプロセッサの誤シの原因となった問題をはつきシさゼようと試みる。

一方、誤ったプロセッサはその誤シが解決されるのを待ちつづけているにすきない。その誤シがもう一方のプロセッサによってうｌく解決されると、誤ったプロセッサはアクセス誤シか起きたことも知らすに自らの道を進む。

誤シをはつきシさせる仕事を行うプロセッサのスーパバイザプログラムは、誤ったプロセッサによって実行されている命令に関する情報を必要としないという点に注目すべきである。しかしそのスーパバイザプログラムは誤った論理アドレスの明細に対するアクセス、および誤シに出会ったプログラムのアドレス空間についてのある程度の情報を持たなければならない、そのような情報は各バスサイクルの過程の間に容易にラッチできるので、その情報は誤シか起きた時に利用できる。少々くとも２つのプロセッサおよび追加ラッチおよび割込み発生ハードウェアを必要とするほかに、この仮想メモリ技術は誤ったプロセッサをもう一方のプロセッサがその誤シを訂正するまで待機させ、各誤シを解決している間に肢１」プロセッサを結ひつける。

多重処理システムにおいては、そのシステムの任意のプロセッサが実行を待っている任意のプログラムを実行できることが一散に望ましい。このことは割込み又は時分割による制約の故に一時的に中断されているプログラムの′Ｐ＋開を含む。いくつかのプロセッサが同じ命令セットを有する限シにおいてに、そのような配列を妨けるハードウェアの制約はない。この技術が拡張されて命令の実行過程における誤シ状態によって中断されているプログラムの実行の再開を含むようになった一合に問題が起再開するために、そのことを試みようとするプロセッサはそのプログラムを最初に実行しつつあったプロセッサと同一シーケンスにある同一命令セントを実行しなければ々らない。さもないと誤った命令が適切に完了するという保証はない。各プロセッサのスーパバイサバソノような非互換性（ｉｎｃｏｍｐａｔｉｂｉｌｉｔｉｅｓ）を検出しようと試みることはできるが、その同じスーパバイザプログラムは同時にいくつかのプロセッサについて実行中であるが（シれず、従ってプロセッサ特性に関する情報についてはメモリを基礎にした資源データベースの保全性に依存しなけれはならない。そのようなン７トウエア制御システムにおいては、誤ったプログラムの非互換性ブロセッーサ再開が検出されずに行われるという力・なシの危険が依然として存在する。

発明の要約従って２本発明の目的は、アクセス誤シが発生する前に首尾よく実行された命令の部分を再実行（、ｒｅｒμｒＬ）する必要なしに仮想メモリを支援できるデータプロセッサを提供することである。

本発明のもう１つの目的は、追加のプロセッサに誤シを解決さぜることはできるが、そのような追加プロセッサを必要としない仮想メモリデータプロセッサを提供することである。

本発明のもう１つの目的は、誤シの原因が解決されつつある間は誤った命令が中断され、その後誤りに出会ったアクセスの開始時に再開される仮想メモリデータプロセッサを提供することである。

本発明のもう１つの目的は、誤υの原因が解決されつつあり誤ったアクセスが実行されつつある間は誤った命令が中断され、その後誤ったアクセスがあたかも成功であったかのように誤った命令か再開される仮想メモリデータプロセッサを提供することである。

本発明の更にもう１つの目的は、アクセス誤シの結果として中断されていた命令がもう一方のプロセッサが同じ型のものである場合に限υ、その別のプロセッサによって再開される仮想メモリデータプロセッサを提供することである。

本発明のこれらの、およびその他の目的は、データプロセッサの外部にある資源へのアクセスを与える外部アクセス手段、および外部アクセス手段を介して資源、へのアクセスを必要とする少なくとも１つの命令のデータプロセッサによって制御する命令実行制御手段を有するデータプロセッサにおいて達成される。本発明において。

データプロセッサはアクセス誤ｐＩＰｉＩ復回路を含み、この回路は。

命令の実行中に資源へのアクセスの誤シを検出する誤シ検出手段と。

誤シ検出手段がアクセス誤りを検出した時点における命令実行制御回路の状態を記憶する状態記憶手段と。

命令実行制御手段が選択された命令シーケンスのデータプロセッサによる実行を制御できるようにして、誤シ検出手段かアクセス誤シを検出した時点における命令実行制御回路の状態を状態記憶手段が記憶した後にその検出てれたアクセス誤シを訂正する例外処理手段と。

命令実行制御手段が選択された命令シーケンスのデータプロセッサによる実行を制御して検出されたアクセス誤υを訂正した後に、命令実行制御手段の記憶された状態を復元する状態復元手段と。

命令実行制御手段がその復元された状態から命令の実行を再開できるようにする命令続行手段とを含む。

図面の簡単な説明第１図は１本発明の仮想メモリデータプロセッサを有する仮想メモリデータ処理システムのブロック図である。

第２図は、第１図の仮想メモリデータプロセッサのブロック図でるる。

第６図は、第２図の仮想メモリデータプロセッサの実行装置（ユニット）のブロック図である。

第４図は、第６図の芙行装ｋ（ユニット）の高セクションのブロック図である。

第５囚に、第３図の実行装置（ユニット）の低セクションのブロック図である。

第６図は、第３図の実行装置（ユニット）のデータセクションのブロック図である。

第７図は、第２図の仮想メモリデータプロセッサのフィールド翻訳装置（ユニット）とそこにあるその他の機能装置との関係を示すブロック図である。

発明の詳細な説明第１図に示しであるのは、仮想メモリデータプロセッサ（ＶＭＤＰ）１２によシ発行された論理アドレス（ＬＡＤＤＲ）が物理バス（ＰＲＵＳ）１６上の出力に対する対応する物理アドレス（ＰＡＤＤＲ）にメモリ管理装置（ユニット）　（ＭＭＵ）１４によってマツプされる仮想データ処理システムである。同時に、アクセスを制御するためにＶＭＤＰ　１２によって与えられた棟々の論理アクセス制御信号（ＬＣＮＴＬ）は、　ＭＭＵ１４の制御の下で変更子装置（ｍｏｃｔｉｆｉｅｒ　ｕｎｉｔ）　１８によって適当に計時された物理アクセス割体信号（ＰＣＮＴＬ）に変換される。

特定範囲の物理アドレス（ＰＡＤＤＲ）に応答して、メモリ２０　はエラー検出および訂正回路（ＥＤＡＣ）２２と協動してＦＢＵＳ　１６上の物理アクセス静４御信号（ＰＣＮＴＬ）と同期してＶＭＤＰ　１２とデータ（ＤＡ　ＴＡ　）を交換する。データにエラーが検出されると、ＥＤＡＣ２２はエラーの種類に応じてノぐスエラーを信号で知らせるか、又はｖｒｗｎｐ　１２に対して交換を再試行（ＲＥＴＲＹ）するように要求する。

別の物理アドレスに応答して大容量記憶装置インタフェース２４はＶＤＭＰ　１２と協動してデータを大容量記憶装置２６へ、又は大容量記憶装置２６から転送する。もしエラーが転送中に起きると、インタフェース２４はノくそエラー　（ＢＥＲＲ）を信号で知らせるか、又は適当な場合には再試行（ＲＥｒＲｙ　）を要求してもよい。

更に別の物理アドレスに応答して、直接メモリアクセス制御装置（ＤＭＡＣ）　２ｇはＶＭＤＰ１２　からデータを受けとシデータ転送オペレーショｙを定義する。そのオペレーションを行うために解放されるとＤＭＡＣ２Ｂは適当なＰ　ＣＮＴ　Ｌ線を用いてＶＭＤＰ１２に対してバスの制御を散髪するように定期的に要求する。バスの制御が与えられるとＤＭＡＣ２８はメモリ２０内で、又はメモリ２０　と大容量記憶装置２６との間でデータブロックを転送する。　そのような転送期也」甲にＥＤＡＣ２２又は大容量記憶装置インタフェース２４によってエラーが検出されると、ＤＭＡＣ２８はＢＥＲＲが信号で知られたか又はＲＥＴＲＹが信号で知らされたかによって転送を打切るか又は再試行する。

ＭＭＵ１４が特定の離理アドレス（ＬＡＤＤＲ）を対応する物理アドレス（ＰＡＤＤＲ）にマツプすることができない場合にはＭＭＵ１４（ｆｉアクセス誤シ（ＦＡ　ＵＬ　Ｔ　）を信号で知らせる。ＭＭＵ１４に対するチェックとして、また同じ（Ｄ、ＭＡＣ２８に対するチェックとして、ウォッチドッグタイマ３０ｅ（ｉｉｔｆえ。

もし物理テバイスが物理アクセス制御信号（ＰＣＮＴＬ）に関連して適当な時間内に物理アドレス（ＰＡＤＤＲ）に応答しなければバスエラー（ＢＥＥＲ）　を信号で知らせてもよい。

データアクセスバスサイクルの期間中にＲＥＴＲＹが要求されると、オアゲート３２および６４はそれぞれＶＭＤＰ１２のＢＥＥＲおよびＨＡＬＴ　（停止）入力を起動させる。ＶＭＤＰバスサイクルの期間中のそのＢＥＲＲ入力およびＨＡＬＴ入力の両方の同時起動に応答してＶＭＤＰ１２は現在のバスサイクルを打切ｐ、ＲＥＴＲＹ信号が終了するとそのサイクルを再実行する。

所望するならば、ＶＭＤＰ１２のオペレーションはＨＡＬＴ信号の慎重な使用によって外部的に制御してもよい。オアゲート６４を介してのＨＡＬＴ入力のみの起動に応答して。

ｙｙｎｐ　ｔ２　ｉｊ　ｆＡ、在のバスサイクルの終了時に停止し、　ＨＡＬＴ信号の終了によってのみオペレーションを再開スる。

プロセッサ制御サイクルの期間中のそのＥＥＲＲ入力のみの起動に応答して、ＶＭＤＰ１２は現在のバスサイクルを打切見状態レジスタの内容を内部に保管し、スーパバイザ状態に入シ、追跡状態がオンであればそれをオフにし、バスエラーベクトルナンバーを３発生させる。次にＶＭＤＰ１２はプロセッサの現在の内部文脈（ｃｏｎｔｅＱｔ　）を反映する情報ブロックをメモリ２ｏ　のスーパバイザ状態ッ・り頒域内にスタックし、ベクトルナンバーを用いてスーパバイザプログラムのエラー処理部へ分岐する。

この時点まではＶＭＤＰ　１２のオペレーションはモトローラ社の、ＶＣ６８０００マイクロプロセッサのオペレーションと同一である。しかし、ＶＭＤＰ１２が＃（１’６８０００と異なる主な点は、ＢＥＥＲの一定（αｚｚｅｒｔｉ。ｒＬ）に応答してスタックされる情報の量である。Ｍｃ６８ｏｏｏにょシスタックされる情報２、は保管された状態レジスタ、プログラムカウンタの現在の内容２通常は現在実行中の命令の第１語である命令レジスタの同容、打切られたバスサイクルによってアクセスされつつあった論理アドレス、および打切られたバスサイクルの特性、即ち読出／書込、命令／データおよび機能コードからなる。上記の情報に加えてＶＭＤＰ　１２は内部マシン状態についてはるかに多い情報をスタックするように作られている。例外ハンドラがエラーの解決に成功すると、その最後の命令はＶＭＤＰ１２の制御を打切られたプログラムに戻す。この命令の実行中に、追加のスタックされた情報は検索されＶＭＤＰ１２の適当な部分にロードされ、バスエラーが起きた時に存在した状態を復元する。

アクセスが存在しない周辺装置に対して試みられた場合のような一部の状況の下では、スーパバイザは要求されたアクセスを行うが異なる資源を利用することを選択してもよい。誤ったアクセスか読出であれば、スーパバイザはアクセスされた情報をスタックにおける適当な位置に記憶することかできる。あたかも存在しない周辺装置が実際に応答したように誤った命令にみえるようにするために、スーパバイザはスタックにフラグをセットしアクセスがすでに行われたことを示すことができる。誤った命令の実行を再開する直前にＶＭＤＰ１２はフラグをチェックすることができ、もしセットされていればあたかもそのアクセスが首尾よく完了したかのように命令実行を再開できる。従って、誤ったプログラムはアクセスされた資源が実際には存在しないことに気づかない。

ＶＭＤＰ１２の好マしいオペレーションヲＶＭＤＰ　１２のマイクロプログラマブル実施例の内部編成を示す第２図を参照して下記に説明する。ＶＭＤＰ１２の図示されている形は下記に引用するいくつかの米国特許に詳細に記述されているモトローラ社の［６８０００に非常によく似ているので。

共通のオペレーション上の局面を説明することにする。

ひとたびＶＭＤＰ１２のＰｍＮアーキテクチャの一般的理解がえられたならは、ＶＭＤＰ１２をＭＣ６８０００と区別してＶＭＤＰ１２　が仮想メモリを支援できるようにする独特な面に説明の重点をおくことにする。

ＶＭＤＩＭ２はＭＣ６８０００と同様にパイプラインマイクロプログラムドデータプロセッサである。パイプラインプロセッサにおいては、各命令は典型回には前の命令の実行中に取出され（ｌｅｔｃｈ）、取出された命令の翻訳（ｉｒＬｔｔｒｐｒｇ−ｔαｔｉｏｎ）は前の命令が終る前に通常始まる。マイクロプログラムドデータプロセッサにおいては、各命令は命令によって定義された小さいいくつかのオペレーションを行う一連のマイクロ命令として実行される。もし所望するならば、ユーザ命令はマイクロ命令との混乱をさけるためにマイクロ命令と考えてもよい。Ａｆ（？６８０００およびＶＭＤＰ１２においては、各マイクロ命令はマイクロ命令順序付けおよび機能コード発生を制御するマイクロワード。

および機能装置間の情報の実際の経路指定およびＶＭＤＰ１２　円の特殊な機能装置の起動を制御する対応するナノワードを含む。このことを心に留めておいて、典型的な命令実行サイクルを下記に説明する。

各命令の実行中の適当な時に、先取、！ｌ）　（ｐｒｇｆｇｔｃル）マイクロ命令が実行される。そのマイクロワード部はマイクロＲＯＭ６６からマイクロＲＯＭ出力ランチ３８　にロードされると２機能コードバッファ４０　が論理アドレス（ＬＡＤＤＲ）の機能コード（ＦＣ）部を出力して命令サイクルを示すことができるようにする。同時にナノＲＯＭ４２からナノＲＯＭ出力ラッチ４４にロードされると対応するナノワードはバス制御装置４６に対して命令取出しバスサイクルを行うように要求し、実行装置４８に対して次の命令の第１語の論理アドレスをアドレスバッファ５０に与えるように命令する。ＦＢＵＳ　１６の制御を得るとバス制御装置４６はアドレスバッファ５０が論理アドレス（ＬＡＤＤＲ）のアドレス都を出力できるようにする。その板間もなくしてバス制御装置４６は適当なデータストローブ（ＬＣＮＴＬ信号の−Ｍ）を与えてメモリ２０を起動させる。メモリ２０が要求された情報を与えると、バス制御装置４６は命令レジスタ捕獲（ＪＲＣ）５２が次の命令の第１語をＰＲＵＳ’＋６から入力できるようにする。現在の命令の実行のその後の時点において、別のマイクロ命令が実行されて次の命令の第１語をＩＲＣ５２から命令レジスタ（ＩＲ）　５４に転送し７次の語をメモリ２０からＩＲＣ５２にロードする。ｌＲ５４の命令の種類に応じて、ＩＲＣ５２の語は即値データ、オペランドのアドレス又はその後の命令の第１語となる。命令セットおよびそのマイクロ命令シーケンスの詳細は、１９８２年４月１６日付でグンターらに発行された１マイクロプログラムドデータプロセツサ用２レベル制御記憶装置”と題する米国特許第４，３２５，１２１号に詳述されている。

次の命令の第１語かｌＲ５４にロードされるやいなやアドレス１デコーダ５６はその命令の一部の制御フィールドの仮号を開始し、ｌＲ５４における船足の扁令の最初のマイクロシーケンスにおける第１マイクロ命令のマイクロアドレスを決定する。同時に、違法命令ナコーダ５８はｌＲ５４における命令形式の検査を開始する。その形式が正しくないことか決定されると、違法命令テコーダ５８は違法命令シーケンスの第１マイクロ命令のマイクロアドレスを与える。形式エラーに応答して例外論理６０はマルチプレクサ６２にアドレス１デコーダ５６によって与えられたマイクロアドレスの代シに違法命令テコーダ５８によって与えられたマイクロアドレスを使用させる。従って、現在実行中の命令の最後のマイクロ命令が実行されると、そのマイクロワード部はマルチプレクサ６２が適当なアドレスをマイクロアドレスラッチ６４に与えることができるようにし、一方そのナノワード部は命令し＼ジスタデコーダ（ＩＲＤ）６６が次の命令の第１語をｌＲ５４からロードできるようにする。選択されたマイクロアドレスカマイクロアドレスラツチ６４にロードされると、マイクロＲＯＭ５６はそれぞれのマイクロワードをマイクロＲＯＭ出力ラッテ６８に出力し、ナノＲＯＭ　４２は対応するナノワードをナノＲＯＭ出力ラッテ４４に出力する。

一般的に云って、マイクロＲＯＭ出力ランチロ８にロードされる各マイクロワードの一部分は実行される次のマイクロ命令のマイクロアドレスを指定する一方、別の部分は代替のマイクロアドレスのうちのどれカタマルチプレクサ６２によって選択されマイクロアドレスラッチ６４に入力されるかを決定する。一部の命令においては、指定されたオペレーションを達成するために２つ以上のマイクロシーケンスが実行されなければならない。間接アドレス分解（ｒｅｇａｌαｔｉｏｎ）のようなタスクは一般に命令内の追加制御フィールドを用いて指定される。

これらの追加マイクロシーケンスに対する第１マイクロ命令のマイクロアドレスはＩＲ５４における制御情報を用いてアドレス％デコーダ６８　によって展開（ｄｅｖｅｌｏｐ）される。より簡単な形の命令においては、第１マイクロシーケンスは代表的な場合には何らかの準備タスクを行い２次にマルチプレクサ６２がアドレス％デコーダ６８のアドレス３部分によって展開されるような実際のオペレーションを行うマイクロシーケンスのマイクロアドレスを選択できるようにする。よシ複雑な形の命令においては、第１マイクロシーケンスは第１準備タスクを行い９次にマルチプレクサ６２がアドレス％デコーダ６８のアドレス部分によって展開されるような次の準備マイクロシーケンスのマイクロアドレスを選択できるようにする。この追加準備タスクが行われると９次に第２マイクロシーケンスはマルチプレクサ６２がアドレス１デコーダ６８のアドレス３部分によって展開されるような実際のオペレーションを行つマイクロシーケンスのマイクロアドレスを選択できるようにする。いずれの場合にも、各命令の最後のマイクロシーケンスの最後のマイクロ命令はマルチプレクサ６２がアドレス１デコーダ５６によって展開されるような次の命令の第１マイクロ命令のマイクロアドレスを選択できるようにする。この方法によって各命令の実行は適当なシーケンスのマイクロ命令を通じて進行する。マイクロアドレスシーケンス選択機能のよｐ完全な説明は。

１９８２年７月２７日付でトレデンニックらに発行されたｌマイクロプログラムドデータプロセッサ用命令しジスタシーケンステコーダと題する米国特許第４，３４２，０７８号に述べられている。

マイクロワードとは対照的に、ナノＲＯＭ出力ラッテ４４にロードされるナノワードは、レジスタ制御（高）　７０およびレジスタ制御（低およびデータ）７２に対して制御をにおけるオペランドの経路指定を間接的に制御する。一部の状況の下では、ナノワードはフィールド翻訳装置７４がＩＲＤ６６の命令から特定のビットフィールドを抽出して実行装置４８　に対して入力できるようにする。ナノワードはまたＡＵ制御７６およびＡＬＵ制御７８に制御をおよぼすことによって実行装置４８内の有効アドレス計算および実際のオペランド計算を間接的に制御する。適当な状況の下ではナノワードはＡＬＵ制御７Ｂが実行装置４８による各オペランド計算の鮎末生じる条件コードを状態レジスタＳＲに記憶できるようにする。ＡＬＵ　ｍｌｌ　両７８の更に詳しい説明は、１９８２年１月１９日付でグンターらに発行された１データプロセツサ用ＡＬＵおよび条件コード制御装置”と題する米国特許第４，３１２，０３４号に述べられている。

第６図から判るように、ＶＭＤＰ１２の実行装置４８はＭＣ６８０００の実行装置と同様にそれぞれアドレスおよびデータバス８０および８２のそれぞれのセグメントに選択的に接続できＺ高セクション４８Ａ、低セクション４８Ｂおよびデータセクション４８Ｃを含む。実行装置４８はｌ特許第４，２９６，４６９号に記述されているｈｉｃ６８０００の実行装置ときわめてよく似ているので、共通の柾馳装置についてはごく簡単に説明するだけにしておいて、その抜にＶＤＭＰ１２が仮想メモリを支援できるようにする新たな索子についてよシ詳しく説明することにする。

第４図に示すように、冒セクション４ＢＡは６２ビツトアドレスオペランドの最上位１６ビツトを記憶するだめの１セツト９つの高アドレスレジスタλ０Ｈ−Ａ７’Ｈ、３２ビツトテータオベランドの最上位１６　ビットを記憶するための１セツト８つの高データレジスタＤＯＨ−Ｄ７Ｈ，−特高アドレスレジスタＡＴＨ，一時高データレジスタＤＴＨ、アドレスおよびデータバス８０および８２の高セクションニ与えられたオペランドについて算術計算をＵうための演算装置高ＡＵＨ，１６ビツトオペランドについて６２　ビットオペレーションを可能にするだめの符号拡張回路８４．およびプログラムカウンタＰｃＨおよびアドレス出力バッファＪＯＢＨの最上位１６ビツトから主としてｍＷされる。第５図に示すように、低セクション４８Ｂハロ２　ビットアドレスオペランドの最下位１６ビツトを記憶するだめの１セツト９つの低アドレスレジスタＡＯＬ−Ａ７’Ｌ、アドレスおよびデータバス８０および８２の低セクションに与えられたオペランドに関する算術計算を行うための演算装置低ＡＵＬ　、多重レジスタ移動オペレーションに用いられる優先順位エンコーダレジスタＰＥＲ，およびプログラムカウンタＰＣＬおよびアドレス出力バッファ、４０ＢＬの最下位１６ビツトから主として框成される。第５図はまたフィールド翻訳装置７４のＦＴＵ　レジスタ部とアドレスおよびデータバス８０および８２の低セツションとの関係を示す。、第６図に示すように、データセクション４８Ｃは６２　ビットデータオペランドの最下位１６　ビットでもよい１６　ビットオペランドを記憶するための１セツト８つの低データレジスタＤＯＬ−Ｄ７Ｌ、１６ビツトオペランドマークを発生さゼるデコーダレジスタＤＣＲ，アドレスおよびデータバス８０および８２のデータセクションに与えられるオペランドに関する算術および論理演算を行うための演算および論理装置ＡＬＵ、　ＡＬＵバッファレジスタＡＬＵＢ、マルチワードシフトオペレーション用のＡＬＩＩ　拡張レジスタ、および多重化データ入力および出力バッファＤＢＩＮおよびＤＯＥから主として８ン仮される。

これまでのところはＶＭＤＰ１２をＭ（’６８０００と共通なハードウェア特徴の点から説明してきた。ＶＭＤＰ　１２はまたＭＣ６８０００にやや似た方法でエラー条件に応答する。ＭＭＵ１４は誤り（ＦＡＵＬＴ）信号を発生畑せてアドレスエラーを信号で知らせるか、その他の周辺製型回路はＥＥＲＲ信号を出してバスエラーを報告する。いずれの場合にも。

ＶＭＤＰ１２はオアケート５２ヲ介してＢＥＲＲ信号を受信する。ＥＥＲＩ？信号に応答してバス制御装置４６はエラーを例外論理６０　に知らせ２次に誤りバスサイクルを規則正しく終了させる。次に例外無理６０はマルチプレクサ６２ニハスエラー例外ハンドラマイクロシーケンスのマイクロアドレスを与えてマイクロアドレスラッテ６４に入れさぜる。この時点において、ＭＣ６８［ｉｏ［］は例外輪理６０によって与えられたマイクロアドレスをマイクロアドレスラッチ６４にロードするだけであシ、制御は例外ハンドラマイクロシーケンスに移って下記の情報をスタックアウト（Ｉｔαｃｋ　ｏｕｔ）　する。

５ＳＷＥ特殊システム状態語バスＡＯＢＨアクセスアドレス高ＡＯＥＬアクセスアドレス低ＩＲＤ　命令レジスタデコードＳＲ状態レジスタＰＣＢ　プログラムカウンタ高ＰＣＬ　プログラムカウンタ低この情報は通宮はニラ−の原因を決定するのに十分でるるか、この情報はエラーか解決された後ｌこ現在の状態が復元できるようにするには不十分である。従って。

ＶＭＤＰ　１２１ａ　ｆｙＪ外ハ外ピンドラマイクロシーケンスイクロアドレスをロードする前に、その現在の状態に関する追加情報を内部に保管する。このことを達成するために。

ＶＭＤＰ　Ｉ２は必要な状態情報を捕獲するためいくつかの追加レジスタを有しておシ、いくつｔ・の追加アクセス経路が一部のｍ＋のレジスタに与えられる。

例えば、第２図に示すように、ＶＭＤＰ１２は誤シが起きた時にマイクロアドレスをマイクロアドレスラッチに記憶するためマイクロアドレス捕獲ラッチ８６　を有する。フィールド翻訳装置７４内には第７図に示すように特殊状態語内部（ＳＳｆＰ’Ｚ）ＰＲ（例外論理６０から）トラップ特権例外ラッチＴＲ（例外論理６０から）トラップトレース例外ラッテＴＰ（ＳＡカラ）トレースペンディンクラッチＬＰ　ループモードラッチ（新しいビット）ＥＸ　（ＡＬＵから）みえないＸ状態ビットＡＲｘ　（ＰＥＲから）優先順位エンコーダ出力レジスタセレクタＴＶＮ　（例外論理６０から）トラップベクトルナンバーラッチ更に、　ＭＣ６８０００においてはＲ／Ｆ　読出／書込（Ｊ？／Ｆ）およびＦＣ誤ったアクセスに対する機部コードのみを保管したフィールド翻訳装置７４内の特殊状態語バス（ＳＷＢ）レジスタ９０は今度は下記を保管する。

ＩＦ　ナノＲＯＭビットＮＩＲＣ（ＩＲＣへの命令取出し）ＤＦ　ナノＲＯＭビットＮＤＢＩ　（ＤＢＩＮへのデータ取出し）ＲＭ　読出−変更一薔込サイクルＨＢ　ナノＲＯＭビットＮｌＯＨ（ＤＯＢからの、又はＤＢＩＮへの高バイト転送）ＢＹ　バイト／ワード転送びとたひこの追加状態情報がラッテされると、ＶＭＤＰ１２は例外論理６０によって与えられたマイクロアドレスをマイクロアドレスラッチ６４にロードし２例外ハンドラマイクロシーケンスの実行を開始する。ＶＭＤＰ１２の例外ハンドラマイクロシーケンスにおいて最初のマイクロ命令は実行装置４８におけるアドレス計算および出力経路をクリアしなければならないので、スタックアドレスは安全に計算されＭＭＵ１４に与えられる。従って、実行装置４８にはいくつかの追加レジスタが備えられていて現在あるアドレス、データおよび制御情報を記憶し、第４図に示しである高セクション４８Ａには３つの仮想アドレス−特高レジスタＶＡＴ１Ｈ−ＶＡＴ５Ｈか備えられていてＡＵＨの出力およびＡＯＢＢにおけるアドレスの捕獲を促進し、第５図に示しである低セクション４８Ｂには６つの仮想アドレス−特低レジスタＶＡＴＩＬ　−ＶＡＴ６Ｌ　が伽えられていてＡＵＬの出力およびＡＯＢＬにおけるアドレスの捕獲を可能にし、第６図に示してめるデータセクション４８Ｃには２つの仮想チータ一時レジスタＶＤＴ１−ＶＤＴが備えられていて制御情報をＦＴＵに記憶しデータをＤＯＢに記憶する。実行装置４８ヲクリアした仮に２例外ハンドラはスタックアドレスを計算し、下記の情報全スタックする。

ＳＲ状態レジスタＰＣＨプログラムカウンタ高ＰＣＬ　プログラムカウンタ低ＦＯＲスタックフレーム形式およびベクトルオフセットＳＷＢ特殊システム状、Ｗ　語バスＡＯＢＨアクセスアドレス高ＡＯＢＬ　アクセスアドレス低ＤＯＢ　データ出力バッファＤＩＲデータ人力バッファＪＲＣ命令レジスタ捕獲ＭＡＬ　マイクロアドレス捕獲ラッチＡＬＵＢ　ＡＬＵＢの内容ＦＴＵ　フィールド翻訳装置レジスタＡＴＥ　アドレス−特高ＡＬＵ　ＡＬＵ出力ラッチＡＴＬ　アドレス−特低ＡＵＨＡＵラッテ高ＡＵＬ　ＡＵラッテ低ＤＣＲＬテコーダラッチＰＥＲＬ　ＰＥＲ出力レジスタＳＳＷ工特殊状態語内部ＩＲ命令レジスタＤＴＨチータ一時高ＤＴＬ　データー特低ＩＲＤ　命令レジスタテコードＡＬＵＥ　ＡＬＵＥレジスタ次に例外ハンドラマイクロシーケンスはスーパバイザプログラム中のエラー回昏ルーテンの方向に同かう。スタックされた状態情報を用いてスーパバイザプログラムは誤シの原因を決定でき、もし適当ならば問題の確定（７ｉ−）を試みることができる。例えば、対応する物理アドレスを持たない論理アドレスへのアクセスは、プログラム／データのプログラムを大容量記憶装置２６からメモリ２０　にロードすることを要求するにすぎないことがある。勿論その他の処理を誤ったプログラムの再開前に行ってもよい。

中断されたプログラムへ制御を戻すために、ＭＣ６８０００オヨヒＶＭＤＰ１２の両方のスーパバイサブログラムは例外からの復帰（ＲＴＥ）命令を実行する。

ＭＣ６８０００においてはこの命令は、その例外が命令境界で起きた種類のものでめったお合にの与実行される。従って、この命令に対するマイクロシーケンスはスタックから状態レジスタＳＲおよびプログラムカウンタＰＣＢ　−ＰＣＬを再ひロードし。

次にそのアドレスがプログラムカウンタにある命令に制御を送り得る次けである。ＶＭＤＰ１２においてはこの命令はｌだ命令の実行中に典型的に起きるアクセス誤ｂ＝・らの＆Ｍにも用いられる。従って、このマイクロシーケンスの初期のマイクロ命令はスタックからＦＯＲ語を取出しスタックフレーム形式を決定する。短い形式が示されると、マイクロシーケンスはＭＣ６８０００におけるように進行する。他方、長い形式が示されると、いくつかの他の語かスタックから取出されて全フレーム力くメモリにおいて使用できることを保証する。フレーム形式が短くも長くもないと、ＶＭＤＰ　１２　＆Ｉスタックフレームが間違っているか、又は互挨性のない型のプロセッサによって発生させられたものと仮定して、制御をスタックフレーム形式エラー例外ハンドラマイクロシーケンスに送る。この段階において別の誤シが発生してスタックフレームの一部がメモリ２０から偶然にスワップされたことを示すと、同じアクセス誤ち処理手続がスタックの残シを検索するのに用いられる。

状態情報をスタックするマイクロシーケンスの期間中に、マイクロアドレス捕獲ラッテ８６に含まれるマイクロアドレスは第７図に示すようにＢＣバスの一部を介してＦＴＵに組合される。同時に、改正妥当性検査装置（ｓｔυｖａｌｉｄａｔｏｒ）　９２　ｕ　ＶＭＤＰ１２内に含まれるマイクロコードのバージョンを独特の方法で識別するコードをＢＣバスのオｌ」用可能な部分に印加（ｉｍｐｒｅｓｓ）する。この組合せ語はその後実行装置４８のデータセクション４８ＣのＤＯ１３に転送されデータバッファ９４を介してメモリ２０に出力される。命令継続マイクロシーケンスの妥当性検査段階の間に、　ＭＡＬ語はスタックから取出され、火打装＠４Ｂのデータセクション４ＢＣにおけるＩＲＣ５２とＤＢＩＮの両方にロードされる。ＭＡＬはＤＢＩＮからＦＴＵに転送され、ＢＣバスに結合される。次に改正妥当性検査装置９２はＭＡＬのバージョンナンバ一部分ト内部バージョンナンバーとを比較する。それらのバージョンナンバーが同じでなければ、改正妥当性検査装置９２はブランチ制御装置９６に信号を出して制御をスタックフレーム形式例外ノ・ンドラマイクロシーケンスに転送する。さもなければ改正妥当性検査装置９２はマイクロシーケンスがＭＡＬのマイクロアドレス音す分をアドレス４ラツチ９８　にロードできるようにするにすぎない。

ひとたびスタックフレームが妥当であることが決定されると、マイクロシーケンスはクリティカル段階に入シ。

この段階においてはいかなる誤シも二重誤シと考えられ。

ｖＭｎｐ　１２　ｈ外部的にリセットされるまで処理をやめる。

この段階の間に、スタックの情報の残シは取出されて。

もとの位置又はいくつかの一時レジスタに再ひロードさｎる。例えば、マイクロアドレス捕獲ラッチ８６によって捕獲されたマイクロアドレスラッチ６４の内容はアドレス４ランチ９８　にロードされる。しかし、最後のスタックアクセスの後にのみ、ΔＵＨ−ＡＵＬおよびＳＲの内容が一時レジスタから復元される。この命令継続マイクロシーケンスの最後のマイクロ命令はＡｏＢｉ、　ＡｏＢＬ、　ｐｒｖおよびＤＯＢの内容を復元し、バス制御装置４６に信号を出して５５ＷＢ９０にある情報を用いて誤ったバスサイクルを再開し、マルチプレクサ６２に対してア・ドレス４ラツチ９８のマイクロアドレスを選択するように要求する。

好ｌしい形においては、５ＳＷＢ９０の再実行ピッ）　ＲＲを検査することによって命令継続マイクロシーケンスの最後のマイクロ命令によって与えられる再開信号に応答する。スーパバイザがスタックにおけるＲＲビットをセットしてないと、バス制御装置４６は５ＳＷＢ　９０内のその他の情報の制御の下に誤ったバスサイクルの再実行を進め。

次にそのサイクルか首尾よく完了した時を例外論理６０に信号で知らせる。他方、スーパバイザがＲＲビビッをセットすると、バス制御装置４６はバスサイクルを再実行せずに、サイクルが完了したことを例外論理６０に信号で知らせるにすき′ない。サイクル完了信号に応答して。

例外論理６０ハマルチブレクサがアドレス４ランチのマイクロアドレスをマイクロアドレスラッチ６４に出力できるようにする。次に誤った命令はあたかも誤シが起きなかったかのようにＶＭＤＰ１２の怖ｊ仰を再開する。

ＶＭＰＤ１２はｌたＭＣ６８０００と違って現在果行中のユーザプログラムがスーパバイザ状態で実行中であるという先覚をつくり出すことができる。このことは、状態レジス２におけるスーパバイザ／ユーザピットをアクセスするすべての命令を特権命令にすることによって行われる。

従って、スーパバイザ／ユーザピットを変更又は読出す試みがユーザプログラムによって行われると、軸組１は必ず自動的にスーパバイザに戻る。次にスーパバイザはＳＲの適当に変更されたイメージを準備しそれをユーザプログラムに返すことができる。次に、具のＳＲから絶縁されているユーザプログラムはそれがスーパバイザでろるかのように思わせることができる。真のスーパバイザの支援をうけてこの擬似スーパバイザはその他のユーザプログラムの実行をｆｔ１ｌ＋御できる。ユーザプログラムから真ｐ、および存在し々い資源へのアクセスを制御するこの能力は、真のユーザであれ、払似スーパバイザであれ。

ユーザがＶＭＤＰ’１２を用いて仮想マシン壌境をつく紗出すことができるようにする。

ＦＩＣ，３

Claims

【特許請求の範囲】

１．データプロセッサの外部にるる資源へのアクセスを与える外部アクセス手段と。前記外部アクセス手段に結合され、前記外部アクセス手段を介して前記資源へのアクセスを必要とする少なくとも１つの命令の前記データプロセッサによる実行を制御する昂令夷行制御手段と、を含むデータプロセッサにおいて。前記外部アクセス手段に結合され、前記の１つの命令の実行中に前記資源へのアクセスの誤υを伊出する誤り検出手段と。前記命令実行制御手段および前記誤り検出手段に結合され、前記誤シ検出手段が前記アクセス誤りを検出した時点における前記命令実行制御手段の状態を示す情報を記憶する状態記憶手段と。前記命令実行ｖｊｌＪ＠１手段およびＮＯ記状態記憶手段に結合され、前記命令実行手段がｉデされた命令シーケンスの前記データプロセッサを制御できるようにし、前記状態記憶手段が前記状態情報を記憶した後に検出されたアクセス誤ｐを削正する例外処理手段と。＝ｉＪ記の記憶された状態情報を検索し、前記命令実行制御回路が前記の選択さｎた命令シーケンスの前記データプロセッサによる実行を訂１ｍして検出されたアクセス誤シを訂正した後に前記の検索された状態情報を用いて前記命令実行制御手段の状態を復元する状態復元手段と。前記命令実行制御手段および前記状態復元手段に結合され、前記命令実行制御手段かその復元された状態から前記の１つの命令の実行を再島できるようにする命令継続手段と、を具えるアクセス誤シ回復回路。２゜前記アクセス誤シ回復回路は。前記外部アクセス手段、前記状態復元手段および前記再開手段に結合され、前記再開手段か前記命令実行制御手段か前記の１つの命令の実行を再開できるようにした場合に、しかし前記アクセスが再試行されるべきであることを示す再実行信号を含む相記の検索された状態信号にのみ応答して前記外部アクセス手段が前記の誤ったアクセスを再実行できるようにする再実行制御手段を更に具える角１ｊ記軸求の範囲第１項のデータプロ七ツサ。３、前記のアクセス誤シ回後回路は。前記状態記憶手段および前記状態復元手段に結合され。所定の妥当性検査コードを前記状態記憶手段に与えて前記状態情報の一部として記憶し、前記妥当性検査コードを含１ない前記の検索された状態情報に応答して例外信号を与える妥当性検査手段を更に含み。前記状態復元手段は前記例外信号がない場合にのみ前記郭令実行制継手段の状態を復元する前記請求の範囲第１項のデータプロセッサ。４、前記の誤ったアクセスを検出するステップと。前記の誤ったアクセスが検出された時点における前記データプロセッサの状態を示す情報を記憶するステップと。前記の誤ったアクセスの原因を訂正するステップと。前記の記憶された状態情報を検索するステップと。前記の検索された状態情報に従って前記データプロセッサの状態を回復するステップと。前記データプロセッサが前記の検索された状態から前記命令の実行を再開できるようにするステップとを含む。白」記データプロセッサによる命令の実行中にデータプロセッサによるシステム資源への誤ったアクセスから回復する方法。５、前記データプロセッサか前記命令の実行を再開できるようになっている場合に、しかし前記の検索された状態情報か前記アクセスが再実行されるべきであるということを示す再実行信号を含んでいる場合にのみ前記の誤ったアクセスを再試行するステップを更に含む前記請求の範囲第４項の方法。６、前記状態情報の一部として所定の妥当性検査コードを記憶するステップと。前記妥当性コードを含まない前記の検索された状態情報に応答して例外信号を与えるステップを更に含み。前記例外信号がない場合にのみ前記データプロセッサが前記命令の実行を再開することを許される削配詞求の範囲第４項の方法。