JPH0658630B2 - データ処理装置 - Google Patents

Description

【発明の詳細な説明】 この発明はマイクロインストラクシヨンのシーケンスに
より機械レベル命令を実行するデータ処理装置に関す
る。

データ処理装置の動作期間中、特定の例外条件が、例え
ば、プログラムの誤りの結果として発生する可能性があ
る。例えば、ある命令は現在禁止されまたは利用できな
い記憶領域にアクセスしようとするかも知れない。マイ
クロプログラムは、これらの例外を検出してそれを解決
するように、即ち、その例外の正確な原因を決定して適
切な補正作用を開始するように、（または、もしも補正
作用が不可能ならば、少なくともその例外の性質をオペ
レータに知らせるように）構成することができる。しか
しながら、これによりマイクロインストラクシヨンのシ
ーケンスの長さが増大する傾向があり、したがつて、機
械レベル命令の実行速度が遅くなる。

本発明の目的はこの問題を軽減することである。

発明の要約 本発明によれば、マイクロインストラクシヨンのシーケ
ンスにより機械レベル命令を実行するためのマイクロプ
ログラム手段を有するデータ処理装置であつて、迅速モ
ードを示す第１の状態と緩慢モードを示す第２の状態を
持つモード選択手段を有し、前記機械レベル命令の少な
くとも幾つかが、前記選択手段の状態にしたがつて選択
される二者択一的な迅速及び緩慢マイクロプログラム・
シーケンスを持ち、前記迅速マイクロプログラム・シー
ケンスが例外条件を解決せずにこれらの例外条件を検出
するに有効であり、そして、前記緩慢マイクロプログラ
ム・シーケンスが例外条件の検出及び解決の両方に有効
であり、迅速シーケンスの期間に例外条件を検出した
時、現在の機械レベル命令が放棄されて再び始動され、
そして、前記選択手段が前記第２の状態に設定されこの
選択手段が緩慢マイクロプログラム・シーケンスの実行
に続いて前記第１の状態にリセツトされることを特徴と
するデータ処理装置が提供される。

したがつて、本発明は迅速モード及び緩慢モードを有す
ることによつて、上記の問題を回避することであるとい
うことがわかる。通常、機械レベル命令は迅速マイクロ
プログラム・シーケンスにより実行される。これらの迅
速マイクロプログラム・シーケンスは例外条件を解決す
る用件によつては拘束されないので、これらのシーケン
スは非常に短く、したがつて、非常に迅速になし得る。
例外条件が検出されると、問題の命令は、例外条件を解
決する対応の緩慢マイクロプログラム・シーケンスを用
いて再度試みられる。例外条件は一般的に比較的めつた
に起るものではないので、このシーケンスの速度が遅い
ことはデータ処理装置の性能には重要な影響を及ぼさな
い。

迅速及び緩慢モードを持つ別の利点はこれら２つのモー
ドが一般的に、別々のハードウエアを用いて異なるルー
トで、要求された動作で実施するということである。し
たがつて、ハードウエアの欠陥のために命令が迅速モー
ドを欠く場合、この命令は緩慢モードで実行するように
もできる。これによりシステムの融通性が増大される。

本発明による１つのデータ処理装置を次に添付図面に関
し例示的に説明する。

発明の実施例の説明 第１図を見ると、データ処理装置はアドレス装置（mil
l）１０、従属記憶部１１、シフタ１２、局部レジスタ
１３、主装置１４及びチエツク装置１５を有する複数の
機能ユニツトを備えている。

アドレス装置１０は基本レジスタに対し変位値を加える
ようなアドレスを発生するための算術演算を行なう。

従属記憶部１１は、データ処理装置により現在使用され
ているオペランド、命令、及びアドレスのコピーを保持
する迅速アクセス・バツファとして動作する。この従属
記憶部１１はアドレス装置１０の出力によつてアドレス
される。もしも、要求されたデータが従属記憶部１１に
存在しない場合、仮想上のアドレスであるアドレスはア
ドレス翻訳ユニツトＡＴＵ（１６）によつて翻訳されて
実際のアドレスが形成される。次に、この実際のアドレ
スは、所望のデータを従属記憶部内へ入れるように主記
憶部１７に加えられ。もしも、ＡＴＵが翻訳に必要な情
報を保持していないためにアドレスの翻訳が失敗する
と、仮想上の記憶部割込みＶＳＩと呼ばれる割込み信号
を発生することができ、これにより、ＡＴＵに記憶され
た情報を更新するための特別のプログラムが開始され
る。従属記憶部、主記憶部及びＡＴＵの組合せは公知で
あるのでこれ以上詳しくは記載しない。

シフタ１２はオペランド及びアドレスのシフタ動作を行
なうか、または、単に従属記憶部１１と主装置１４とチ
エツク装置１５との間のバッファとして動作することが
できる。局部レジスタ１３はデータ処理装置の種々のレ
ジスタの内容のバツクアツプコピーを含む種々のデータ
・アイテムを記憶する。これらのレジスタは、命令の実
行が放棄された場合、装置を矛盾なく復旧させるために
用いることができる。

主装置１４はデータ処理装置のための主算術及び論理演
算を行ない、一方、チエツク装置１５は例外条件を検出
するために特定の動作チエツクを行なうために使用され
る。例えば、チエツク装置はアドレス装置からのアドレ
スが特定の限界より大きいか否かを試験するために使用
することができる。

アドレス装置、主装置、及びチエツク装置は、データ処
理装置の主レジスタを含むレジスタ・フアイル１８に対
するアクセススを共有すると共に、これらの主レジスタ
には、例えば、アキムレータ・レジスタＡＣＣ、記述子
レジスタＤＲ、局部名称基礎レジスタＬＮＢ、及びスタ
ツク・フロント・レジスタＳＦが含まれる。

データ処理装置の動作は、各々がマイクロインストラク
シヨンを記憶することができる１６Ｋ（＝16384）の個
々にアドレス可能な場所を持つマイクロプログラム記憶
部２０により制御される。その最初の４Ｋの場所は下方
のマイクロプログラム記憶部２１と呼ばれ、そして、残
りの場所は上方のマイクロプログラム記憶部２２と呼ば
れる。下方のマイクロプログラム記憶部２１の中の各々
のマイクロインストラクシヨンは下方のマイクロプログ
ラム記憶部延長部２３と呼ばれる領域に保持される延長
部を有している。

データ処理装置の機械レベル命令はマイクロインストラ
クシヨンのシーケンスにより実行される。各シーケンス
の最初のマイクロインストラクシヨンは常に下方のマイ
クロプログラム記憶部２１にあり、そして、その命令の
延長部は、通常上方のマイクロプログラム記憶部２２に
存在するシーケンス内の第２のマイクロインストラクシ
ヨンを示すジヤンプ・アドレスＸＡを含んでいる。上方
のマイクロプログラム記憶部の中のマイクロインストラ
クシヨンに対するアドレツシングは順次行なわれるもの
である。

マイクロプログラム記憶部のためのアドレスは、第２図
に関して以下にさらに詳しく記載するマイクロプログラ
ム順序付け論理回路２４に発生される。

マイクロプログラム記憶部２０から読み出された各マイ
クロインストラクシヨンは、アドレス装置と従属記憶部
に対し制御信号ＡとＶを直接提供する。マイクロインス
トラクシヨンは、また、デコーダ２５により復号化され
て、シフタ、局部レジスタ、主装置、及びチエツク装置
のための制御信号Ｓ、Ｒ、Ｍ、及び、Ｃを発生する。デ
コーダ２５は、また、ジヤンプ制御信号Ｊと、種々の状
態レジスタを設定するための種々の制御信号（図示せ
ず）を発生する。これらの状態レジスタの１つは迅速ま
たは緩慢動作モードのいずれかを特定する、以下に記載
される、モード・ビツトを含んでいる。

制御信号Ａ、Ｖ、Ｓ等の各々は問題の機能ユニツトの動
作を特定するために複数のビツトを含んでいるというこ
とが理解されよう。例えば、制御信号Ｍは次の制御フィ
ールドからなる： (a) 主装置により実施される動作（加算、減算等）を
特定する機能制御分野。

(b) 主装置のためのオペランドのソースを特定するオ
ペランド選択分野。これらのソースは、例えば、レジス
タ・フアイル１８、従属記憶部１１の出力、または、ア
ドレス装置１０の出力にすることができる。

(c) 要求された場合、主装置により使用されるレジス
タ・フアイル１８内の場所を選択するレジスタ・フアイ
ル・アドレス。

ジヤンプ制御信号Ｊは次の制御分野からなる： JCON：これは、ジヤンプを実施するための基準として特
定のビツトを選択するように条件論理回路２６を制御す
るジヤンプ条件である。例えば、このビツトはチエツク
装置１５からのキヤリー・ビツトであることができるの
で、ジヤンプは、もしもこのキヤリー出力が１に等しい
場合にジヤンプは行なわれる。条件論理回路２６は、選
択された条件が満足される場合に出力信号OBJMPを発生
し、ジヤンプが行なわれるべきであることを示す。

JADD：これはジヤンプの目的地アドレスを特定する。

JFN：これはジヤンプの形式、例えば、絶対または相対
ジヤンプを特定する。絶対ジヤンプ（ＪＦＮ＝１）は、
ジヤンプアドレスＪＡＤＤが、ジヤンプの目的地の、マ
イクロプログラム記憶部の、実際のアドレスであるとい
うことを意味する。相対ジヤンプ（ＪＦＮ＝０）は、Ｊ
ＡＤＤが、実際のジヤンプの目的地を発生するために現
在のマイクロプログラム・アドレスに加えられなければ
ならないということを示す。

ゼロ・アドレスを持つ相対ジヤンプ（そうでなければ意
味がない）は特定のジヤンプＧＦＥ（迅速誤りルーチン
にいく）の指定のために使用される。このジヤンプの目
的は以下に記載する。

全体で、データ処理装置のための種々の制御信号を形成
する制御ビツトは１８０個ある。これらのビツトは本出
願人の現在係属中のヨーロツパ特許出願第８５ ３０
０４５９号に記載したような何らかの適当な圧縮手段に
より３２ビツトのマイクロインストラクシヨン・フオー
マツトに圧縮される。結果として、１８０個の制御ビツ
トの内の３２個の制御ビツトのみが単一のマイクロイン
ストラクシヨンによつて特定することができ、残りのビ
ツトは所定のデフオルト値、例えば、０を与えられる。
したがつて、与えられたマイクロインストラクシヨンは
全ての機能ユニツトのための制御信号を特定することは
できずに、それらの中の小さい組のための機能ユニツト
の制御信号を特定することができるだけである。特に、
長いジヤンプ・アドレス・フイールドＪＡＤＤはマイク
ロインストラクシヨンの２８ビツトを占め、そして、こ
のためマイクロインストラクシヨンにより特定できる他
の制御信号の数が制限される。これとは対称的に上述の
ＧＦＥジヤンプは、ジヤンプ・アドレス及びジヤンプ機
能符号が０であるので４ビツトだけを占める。

パイプライン動作 制御信号ＡとＶは、直接、アドレス装置と従属記憶部に
加えられる。制御信号ＳとＲはパイプラインレジスタ２
７の中で１クロツク・ビートだけ遅らせてシフタと局部
レジスタへ送られる。制御信号ＭとＣはパイプラインレ
ジスタ２７と２８内で２クロツク・ビートだけ遅らされ
て主装置とチエツク装置に送られる。ジヤンプ制御信号
Ｊは３つのパイプラインレジスタ２７、２８、２９を通
るので、マイクロインストラクシヨンの最初の復号化の
後に有効な３つのビートとなる。

したがつて、各マイクロインストラクシヨンは取出され
て６段階のパイプライン構造で且つ６クロツク・ビート
で次のごとく実行される。

段１：次のマイクロインストラクシヨンのアドレスはマ
イクロプログラム順序付け論理回路２４により発生され
る。

段２：マイクロプログラム記憶部２０はマイクロインス
トラクシヨンを読み出すためにアクセスされる。

段３：命令はデコーダ２５で復号化される。同時に、制
御信号ＡとＶは、アドレス装置に従属記憶部のための制
御を行なわせかつ設定させるようにアドレス装置と従属
記憶部に加えられる。

段４：シフタと局部レジスタはこの段で動作して従属記
憶部は読取られる。

段５：主装置とチエツク装置はこの段で動作し、そし
て、従属記憶部への書込みが行なわれる。

段６：ジヤンプ制御はこの段で動作し、そして、レジス
タ・フアイル１８と局部レジスタ１３への書込みが実行
される。

各シーケンスの最終マイクロインストラクシヨンは、ま
た前記レジスタの値がレジスタ記憶部に書込まれる第７
番目の段を通る。

連続のマイクロインストラクシヨンの取出し及び実行
は、６個までのマイクロインストラクシヨンが同時にデ
ータ処理装置内で有効となるようにパイプラインの中で
一部重複される。パイプライン付きの処理装置は当業界
で公知であるのでパイプライン構造をこれ以上詳細に記
載する必要はない。

マイクロプログラム順序付け論理回路 第２図はマイクロプログラム順序付け回路２４を詳細に
示す。この論理回路は現在の機械レベル命令を保持する
インストラクシヨン・バツフア３０を有している。この
命令はデコーダ回路３１により復号化されて下方のマイ
クロプログラム記憶部２１内の場所を示すマイクロプロ
グラム開始アドレスを発生する。このアドレスは２つの
値（ＦＡＳＴとＳＬＯＷ）を持つモード・レジスタ３２
からのＭＯＤＥビツトにより変えられる。ＭＯＤＥ＝Ｆ
ＡＳＴの時、マイクロプログラム開始アドレスの第３番
目の最上位の桁のビツトは０にされるので、アドレスは
マイクロプログラム記憶部の最初の２Ｋ個の場所に存在
する。ＭＯＤＥ＝ＳＬＯＷの時、その第３番目のビツト
は強制的に１にされるので、次に、アドレスは次の２Ｋ
個の場所の対応する１つを示す。したがつて、任意の与
えられた機械レベル命令の場合、２つの二者択一的な開
始アドレスの内の１つが、ＭＯＤＥビツトの値にしたが
つて発生される。

マイクロプログラム順序付け論理回路は、また、割込み
が継続中ということを示す信号ＩＮＴによつて制御され
るマルチプレクサ３３を有している。いかなる割込みも
継続していない場合（ＩＮＴ＝０）、マルチプレクサは
デコーダ３１から開始アドレスを選択する。もし割込み
が継続している場合は、マルチプレクサは割込み取扱い
ルーチンの開始を示す一定のアドレスＩＮＴＡを選択す
る。

第２図に示すように、マイクロプログラム記憶部２０は
マイクロプログラム・アドレス・レジスタ３４からの１
４ビツトのアドレスＭＰＡによりアドレスされる。各ク
ロツク・ビート毎にこのレジスタはマルチプレクサ３５
からの新しいアドレスで更新される。このマルチプレク
サは次の如く８個の入力０〜７を有している： 入力０：仮想上の記憶部の割込みを取扱うためのシーケ
ンスの開始を示す一定のアドレスＶＳＩＡ。

入力１：これは、絶対ジヤンプの場合にはジヤンプ・ア
ドレスＪＡＤＤを選択するマルチプレクサ３６、また
は、相対ジヤンプの場合には加算器３７の出力からく
る。加算器３７は現在のマイクロプログラム・アドレス
ＭＰＡとジヤンプ・アドレスＪＡＤＤの和を形成する。

入力２ は迅速誤りジヤンプ（ＧＦＥ）を取扱うための
シーケンスを示す一定のアドレスＦＡＳＴＥＲＲであ
る。

入力３と４ は本発明には関係するものではない。

入力５ は最初のマイクロインストラクシヨンをシーケ
ンスで示すマルチプレクサ３３からのマイクロプログラ
ム開始アドレスＭＰＳＡである。

入力６ は第２のマイクロインストラクシヨンをシーケ
ンスで示す下方のマイクロプログラム記憶部延長部から
のジヤンプ・アドレスＸＡである。

ジヤンプ７ はインクリメンタ回路３８から得られて、
ＭＰＡ＋１に等しい。

マルチプレクサ３５は、７つの入力０〜６（入力０は最
高の優先順位である）を持つ優先順位エンコーダ回路３
９の出力により制御される。優先順位エンコーダ回路３
９の入力の１つがエネイブルされると、対応のマルチプ
レクサ３５の入力が選択されるということがわかる。優
先順位エンコーダ回路３９への１つより多くの入力がエ
ネイブルされると、より高い優先順位を持つもののみが
有効となる。どの入力もエネイブルされない場合は、優
先順位エンコーダ回路３９はマルチプレクサ３５の入力
７を選択するデフオルト値７を発生する。

優先順位エンコーダ回路３９への入力は次のとおりであ
る。

入力０ はＡＵＴ１６からの仮想上の記憶部割込み信号
ＶＳＩである。

入力１ は条件論理回路２６からのジヤンプ信号ＯＢＪ
ＭＰである。

入力２ は迅速誤りジヤンプ信号ＧＦＥである。

入力３と４ は本発明に関係ない。

入力５ はマイクロプログラムのシーケンスが終了する
と発生される信号ＳＴＴＳＫであつて、次のシーケンス
の開始アドレスが供給されなければならないということ
を示す。

入力６ はデコーダ４０からくる信号ＬＭＰであつて、
現在のマイクロプログラム・アドレスＭＰＡが４Ｋより
少ない、即ち、現在のマイクロインストラクシヨンが下
方のマイクロプログラム記録部２１に存在するというこ
とを示す。

要約すると、マイクロプログラムのシーケンスが完了す
るときは、いつも、次のシーケンスの開始アドレスはＭ
ＰＳＡにより供給される。これは、現在の機械レベル命
令から得られる開始アドレスかまたた割込みアドレスＩ
ＮＴＡのいずれかである。いずれの場合にも、そのシー
ケンスの第２のマイクロインストラクシヨンのアドレス
はＸＡによつて下方のマイクロプログラム記憶部延長部
２３から供給される。

このアドレス（ＸＡ）は、通常は、上方のマイクロプロ
グラム記憶部２２内にある、そのシーケンスの第２の
（即ち次の）マイクロ命令を示している。上方のマイク
ロプログラム記憶部の中の続くマイクロインストラクシ
ヨンのためのアドレスはインクリメンタ３８から与えら
れるので連続的なものである。ジヤンプ命令が守られる
と、次のマイクロインストラクシヨンは、ＪＡＤＤによ
るか、または、迅速誤りジヤンプの場合には、ＦＡＳＴ
ＥＲＲにより特定されるアドレスにある。上記の可能性
の全ては仮想上の記憶部割込みにより無効にされる。

迅速及び緩慢シーケンス 以上において、一般的に、機械レベル命令はＭＯＤＥビ
ツトの状態によつて２つの二者択一的なマイクロプログ
ラム・シーケンスの１つを開始するということが示され
た。緩慢モードで選択されたマイクロプログラムは、プ
ログラムの誤りまたは他の例外条件を検出して解決する
ための試験を含んでいる。迅速モードで選択されたマイ
クロプログラムは例外条件を検出するがそれらを解決す
るのではない。結果として、迅速マイクロプログラム・
シーケンスは緩慢マイクロプログラム・シーケンスより
概してかなり短く、したがつて迅速である。

例えば、オペランドを読取つてそれに対しある操作を行
なうことに関する代表的な機械レベル命令を考える。第
３図は、この命令を実施するための緩慢マイクロプログ
ラム・シーケンスを示し、そして、第４図は対応する迅
速マイクロプログラム・シーケンスを示す。これらの図
では、時間は縦軸により表わされ、そして、パイプライ
ン段は水平軸によつて表わされる。したがつて、各マイ
クロインストラクシヨンは左から右へ向つて下方に傾斜
する傾斜列の箱により表わされる。

第３図から分かるように、緩慢マイクロプログラム・シ
ーケンスでは、最初のマイクロインストラクシヨンはオ
ペランドのアドレスを計算するアドレス装置の動作、及
びそのアドレスを（例えば、それをスタツク・フロント
・レジスタＳＦの内容と比較することにより）チエツク
するチエツク装置の動作を特定する。次のマイクロイン
ストラクシヨンは、アドレス・チエツクが欠けた場合に
守られるべき絶対ジヤンプ命令である。第３のマイクロ
インストラクシヨンは従属記憶部からオペランドを読取
つてそれを一時的なレジスタの中に記憶する。第４のマ
イクロインストラクシヨンは０である。即ち、それは操
作をしない。シーケンスの中の第５のマイクロインスト
ラクシヨンは従属記憶部からシフタへオペランドをバツ
フアし、そして、主装置の中でオペランドに必要な処理
を行なう。最終のマイクロインストラクシヨンはもう１
つの０である。アドレス・チエツクが欠ける場合シーケ
ンス内の第２のマイクロインストラクシヨンにより、割
込みパラメータを発生するシーケンス（図示せず）の他
の部分へのジヤンプが行なわれて、その誤りの正確な性
質を特定する。次に、誤り取扱いルーチンは後に記載す
るように開始される。

このシーケンスでは、主装置動作は、（第２のマイクロ
インストラクシヨンの最終段における）ジヤンプの決定
の後の第２のクロツク・ビートまでは開始されないとい
うことが分かる。これにより、ジヤンプ命令が守られる
場合に、主装置動作、及び、従属記憶部動作から発生す
る任意の主記憶部の活動が生じるのを防止するための十
分な時間が与えられる。また、（破線により示される）
次のマイクロプログラム・シーケンスは、ジヤンプの決
定が成された後まで開始することはできない。これらの
両手段は、誤り条件が検出された時に、この誤り条件が
充分に解決し得るということを保証するために必要なも
のである。

次に第４図をみると、対応する迅速マイクロプログラム
・シーケンスは丁度２つのマイクロインストラクシヨン
からなる。その最初のマイクロインストラクシヨンは、
アドレス装置、主装置及びチエツク装置の動作、及びま
た、迅速誤りジヤンプＧＦＥを特定する。その第２のマ
イクロインストラクシヨンは０であつて、データ処理装
置の最小のシーケンスの長さが２ビートであるために設
けられている。上述のように、迅速誤りジヤンプＧＦＥ
は、それを特定するための多くのビツトを必要としない
ので、アドレス装置、従属記憶部、主装置、及びチエツ
ク装置のための制御分野と同じマイクロインストラクシ
ヨンに含めることができる。

迅速マイクロプログラム・シーケンスは緩慢マイクロプ
ログラム・シーケンスよりも一層短く、したがつて、よ
り迅速であるということが分かる。これらの両シーケン
スは特定のプログラム誤り条件（例えばスタツク・フロ
ントよりも大きいアドレス）を検出することができる。
緩慢マイクロプログラム・シーケンスも、この誤りを、
この誤りの正確な特性を示すパラメータを形成する特定
のシーケンスへジヤンプすることによつて解決すること
ができる。これとは対照的に、迅速マイクロプログラム
・シーケンスが誤りを検出すると、それは、全ての例外
条件に共通な迅速誤りアドレスＦＡＳＴＥＲＲへジヤン
プするだけである。したがつて、マイクロプログラムが
このアドレスに到達した時、マイクロプログラムはいか
にしてそこに到達したかについては情報を有していず、
おそらく幾つかの例外条件の内のどれか任意のものの結
果としてそこに存在しえ得たのであろう。したがつて、
迅速プログラム・シーケンスはその誤りを解決すること
はできないので、後述するように、命令をロールバツク
させて緩慢マイクロプログラム・モードでそれを再び行
なつてみることが必要である。

機械レベル命令のもう１つの例として、浮動点加算の場
合を考える。この命令を実行するための緩慢マイクロプ
ログラム・シーケンスによりオペランドが取出されてそ
の規格化を確実にするためにそのオペランドはテストさ
れる。もしもオペランドが規格化されていない場合に
は、緩慢マイクロプログラム・シーケンスはそれらの規
格化のために必要なシフトを行なう。最後に、加算が行
なわれる。最後に、加算が行なわれる。こうして、緩慢
マイクロプログラム・シーケンスは例外条件（未規格化
オペランド）を検出し、そしてまた（その規格化を行な
うことにより）それを解決する。一方、迅速マイクロプ
ログラム・シーケンスにより、オペランドは取出されて
試験されずに並列に加算される。したがつて、オペラン
ドが規格化されたかどうかはそのシーケンスの終りまで
知られないが、その時までに加算は既に行なわれてい
る。これにより再び迅速誤りアドレスへのジヤンプが行
なわれ、そして、命令の実行は緩慢モードで再びみ試み
られる。

動作 次に第５図を見ると、この図はマイクロプログラムの全
体構造を示すフローチヤートである。最初、モード・ビ
ツトがＭＯＤＥ＝ＦＡＳＴとなるように設定されると仮
定する。

各機械レベル命令の実行はボツクス５０で始まる。この
時まで継続している割込みが存在しない場合、これによ
り命令の実行のための迅速マイクロプログラム・シーケ
ンス（ボツクス５１）が開始される。例外が存在しない
場合は、命令は非常に迅速に実行されて、マイクロプロ
グラムはボツクス５０、即ち、次の機械レベル命令の開
始点に帰る。

しかし、例外が検出されると、マイクロプログラムは迅
速誤りアドレスＦＡＳＴＥＲＲ（ボツクス５２）へジヤ
ンプする。これにより割込みパラメータは０にセツトさ
れ、誤り取扱いルーチン（ボツクス５３）にジヤンプが
行なわれる。誤り取扱いルーチンは、問題の機械命令の
開始時の状態にデータ処理装置を復旧させるロールバツ
クルーチンである。例えば、このルーチンにより、命令
の開始時に局部レジスタ１３に保存されていたコピーに
より装置のレジスタの内容は置換される。次に、その誤
り取扱いルーチンにより、ＭＯＤＥビツトはＳＬＯＷに
設定されて遅延された割込み信号ＤＩＮＴが発生され
る。

次に、マイクロプログラム手段はボツクス５０へ帰る。
ボツクス５３で発生された割込み信号ＤＩＮＴは遅延さ
れた割込みであつたので、それはまだ効果的でなく、し
たがつて、マイクロプログラムは、対応する緩慢プログ
ラム・シーケンスを用いて、命令を再び実行し始める
（ボツクス５４）。

この緩慢マイクロプログラム・シーケンスはプログラム
の誤りを検出する。プログラムの誤りが検出されない場
合は、このシーケンスは命令を実行してボツクス５０へ
帰る。ボツクス５３で以前発生された遅延割込みＤＩＮ
Ｔは今度は有効であつてマイクロプログラムを割込みル
ーチンへジヤンプさせる（ボツクス５５）。その割込み
パラメータは０であるので、このルーチンは単にＭＯＤ
ＥビツトをＦＡＳＴに設定し直すだけでボツクス５０へ
帰る。次に動作は迅速モードで続行する。

一方、緩慢マイクロプログラム・シーケンス（ボツクス
５４）がプログラムの誤りを検出すると、このシーケン
スはその誤りの正確な種類を特定する割込みパラメータ
を発生して誤りルーチン（ボツクス５３）へジヤンプす
る。前述のように、このルーチンは命令をその最初の状
態に後退させる。今度は、ＭＯＤＥ＝ＳＬＯＷであるか
ら、このルーチンは非遅延割込み信号をＩＮＴを発生す
る。次、マイクロプログラムがボツクス５０へ帰ると、
割込みは有効であつて割込みルーチン（ボツクス５５）
にジヤンプを行なわせる。前述の様に、割込みルーチン
はＭＯＤＥビツトをＦＡＳＴにリセツトし直す。次に、
割込みルーチンは、（緩慢マイクロプログラム・シーケ
ンスにより発生された）割込みパラメータを調査してプ
ログラムの誤りを取扱う適切な操作を行なう。次に、マ
イクロプログラムは次の命令を始めるようにボツクス５
０に帰る。

仮想上の記憶部割込み 上述のように、ＶＳＩによりマイクロプログラムはＶＳ
Ｉシーケンスの開始点に直ちにジヤンプさせられる（ボ
ツクス５６）。これより特定のＶＳＩパラメータが生じ
て命令を後退させる誤りルーチン（ボツクス５３）にジ
ヤンプが行なわれる。

ＭＯＤＥ＝ＦＡＳＴの場合は、誤りルーチンによりモー
ドはＳＬＯＷに設定され、そして、遅延された割込みＤ
ＩＮＴが発生される。次に、マイクロプログラムはボツ
クス５０に帰る。ＤＩＮＴはまだ有効ではないので、割
込みは発生されず、マイクロプログラムは、対応するＳ
ＬＯＷシーケン（ボツクス５４）を用いて、命令の実行
を再び試みる。緩慢マイクロプログラム・シーケンスが
オペランドに再びアクセスしようとしてボツクス５６に
またジヤンプを行なわせる時、この緩慢マイクロプログ
ラム・シーケンスの期間に再びＶＳＩが発生する。

もう１度、ＶＳＩシーケンスはＶＳＩパラメータを発生
して誤りルーチンにジヤンプし、この誤りルーチンは、
再び命令を後退させる。この時は、ＭＯＤＥ＝ＳＬＯＷ
であるから、誤りルーチンは非遅延割込みＩＮＴを発生
する。したがつて、マイクロプログラム手段がボツクス
５０に帰る時、割込みは有効であり、そして、割込みル
ーチン（ボツクス５５）にジヤンプが行なわれる。これ
によりモードはＦＡＳＴにリセツトされてこれがＶＳＩ
であるということを発見するために割込みパラメータが
調査される。したがつて、割込みルーチンは、ボツクス
５０に帰る前に、ＶＳＩ（即ち、適切なアドレス翻訳情
報をＡＴＵに格納すること）を扱う適切な装置を行な
う。

こうして、ＶＳＩがＦＡＳＴモードで見られる時は、Ｖ
ＳＩは無視されて命令は後退され、そして、ＶＳＩの取
扱いを試みる前に緩慢モードで再び試みられるというこ
とがわかる。これにより、迅速モードで発生されたＶＳ
Ｉを取扱う場合の難点が回避される。

【図面の簡単な説明】

第１図は本データ処理装置のブロツク図、 第２図は本データ処理装置の一部を形成するマイクロプ
ログラム順序付け論理回路の図、 第３図と第４図は緩慢マイクロプログラム・シーケンス
と対応する迅速マイクロプログラム・シーケンスを示す
図、 第５図はマイクロプログラムの動作を要約するフローチ
ヤートである。 〔主要部分の符号の説明〕 アドレス装置……１０、 従属記憶部……１１、シフタ……１２、 局部レジスタ……１３、主装置……１４、 チエツク装置……１５、 アドレス翻訳ユニツト……１６、 主記憶部……１７、 レジスタ・フアイル……１８、 マイクロプログラム記憶部……２０、 下方のマイクロプログラム記録部……２１、 上方のマイクロプログラム記憶部……２２、 下方のマイクロプログラム記憶部延長部……２３、 マイクロプログラム順序付け論理回路……２４、 デコーダ……２５、条件論理回路……２６、 パイプラインレジスタ……２７、２８、２９、 命令バツフア……３０、デコーダ回路……３１、 モード・レジスタ……３２、 マルチプレクサ……３３、 マイクロプログラム・アドレス・レジスタ……３４、 マルチプレクサ……３５、３６、 加算器……３７、 インクリメンタ回路……３８、 優先順位エンコーダ回路……３９、 デコーダ……４０。

Claims (8)

【特許請求の範囲】
1. 【請求項１】マイクロインストラクションのシーケンス
   により機械レベル命令を実行するためのマイクロプログ
   ラム手段（２０，２４）を有するデータ処理装置であっ
   て、迅速モードを示す第１の状態と緩慢モードを示す第
   ２の状態を持つモード選択手段（３２）を有し、前記機
   械レベル命令の少なくとも幾つかが、前記選択手段の状
   態にしたがって選択される二者択一的な迅速及び緩慢マ
   イクロプログラム・シーケンスを持ち、前記迅速マイク
   ロプログラム・シーケンスが例外条件を解決せずにこれ
   らの例外条件を検出するに有効であり、そして、前記緩
   慢マイクロプログラム・シーケンスが例外条件の検出及
   び解決の両方に有効であり、迅速シーケンスの期間に例
   外条件を検出した時、現在の機械レベル命令が放棄され
   て再び始動され、そして、前記選択手段が前記第２の状
   態に設定され、この選択手段が緩慢マイクロプログラム
   ・シーケンスの実行に続いて前記第１の状態にリセット
   されることを特徴とするデータ処理装置。
2. 【請求項２】特許請求の範囲第１項に記載のデータ処理
   装置において、前記マイクロインストラクションが圧縮
   された形で記憶され、そして、本装置のための制御信号
   を発生させるために各マイクロインストラクションの圧
   縮状態を解除するためのデコーダ手段（２５）が設けら
   れていることを特徴とするデータ処理装置。
3. 【請求項３】特許請求の範囲第１項または第２項に記載
   のデータ処理装置において、部分的に一致する仕方で連
   続するマイクロインストラクションを実行するためのパ
   イプラインを形成する複数の処理段階（１０〜１５）を
   有することを特徴とするデータ処理装置。
4. 【請求項４】特許請求の範囲第１項乃至第３項のいずれ
   かに記載のデータ処理装置において、迅速マイクロプロ
   グラム・シーケンスの期間に例外条件を検出した時、前
   記マイクロプログラム手段（２０，２４）が、全ての例
   外条件に対して同一であり所定のマイクロプログラム・
   アドレス（FASTERR）にマイクロプログラムのジャンプ
   を行うことを特徴とするデータ処理装置。
5. 【請求項５】特許請求の範囲第４項に記載のデータ処理
   装置において、前記所定のマイクロプログラム・アドレ
   ス（FASTERR）が、所定値に割込みパラメータを設定す
   るマイクロプログラム・シーケンスの開始を示し、そし
   て次に、現在の機械レベル命令の開始時に、その状態に
   本装置を復旧させるとともにその第２の状態に前記モー
   ド選択手段を設定する復旧シーケンスを開始することを
   特徴とするデータ処理装置。
6. 【請求項６】特許請求の範囲第１項乃至第５項のいずれ
   かに記載のデータ処理装置において、緩慢マイクロプロ
   グラム・シーケンスの期間に例外条件を検出した時、そ
   のシーケンスが特定の例外条件に特有のマイクロプログ
   ラム・アドレスにマイクロプログラムのジャンプを開始
   することを特徴とするデータ処理装置。
7. 【請求項７】特許請求の範囲第１項乃至第６項のいずれ
   かに記載のデータ処理装置において、マイクロプログラ
   ム開始アドレスを発生するために機械レベル命令を復号
   化するための命令デコーダ（３１）を有し、前記モード
   選択手段（３２）が、前記機械レベル命令に関する前記
   迅速及び緩慢マイクロプログラム・シーケンスのための
   マイクロプログラム開始アドレスに対応する２つの異な
   る値の１つを発生するようにそのマイクロプログラム開
   始アドレスを変えるに有効であることを特徴とするデー
   タ処理装置。
8. 【請求項８】特許請求の範囲第７項に記載のデータ処理
   装置において、前記マイクロプログラム・シーケンスを
   記憶するマイクロプログラム記憶部（２０）、この記憶
   部をアドレスするためのマイクロプログラム・アドレス
   ・レジスタ（３４）、及び次のソース、すなわち、 (a)前記命令デコーダ（３１）により発生される開始ア
   ドレス、 (b)前記マイクロプログラム・アドレス・レジスタの内
   容をインクリメントする加算回路（３８）の出力、及
   び、 (c)迅速マイクロプログラム・シーケンスの期間に発生
   する例外条件を取扱うためのマイクロプログラム・シー
   ケンスの開始を示す所定のアドレス（FASTERR）の１つ
   から前記マイクロプログラム・アドレス・レジスタに格
   納される次のマイクロプログラム・アドレスを選択する
   ためのマルチプレクサ（３５）を有していることを特徴
   とするデータ処理装置。