JPS5846735A - 2チヤネル波形記憶装置 - Google Patents
2チヤネル波形記憶装置Info
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- JPS5846735A JPS5846735A JP56145020A JP14502081A JPS5846735A JP S5846735 A JPS5846735 A JP S5846735A JP 56145020 A JP56145020 A JP 56145020A JP 14502081 A JP14502081 A JP 14502081A JP S5846735 A JPS5846735 A JP S5846735A
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R13/00—Arrangements for displaying electric variables or waveforms
- G01R13/20—Cathode-ray oscilloscopes
- G01R13/22—Circuits therefor
- G01R13/28—Circuits for simultaneous or sequential presentation of more than one variable
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Measurement Of Resistance Or Impedance (AREA)
- Monitoring And Testing Of Transmission In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、記憶された一方のディジタル信号と峡一方
のディジタル信号に対し時間ΔT遅れた他方のディジタ
ル信号との位相差を零にするよう圧した2チヤネル波形
記憶装WIK関する。
のディジタル信号に対し時間ΔT遅れた他方のディジタ
ル信号との位相差を零にするよう圧した2チヤネル波形
記憶装WIK関する。
現在、中継器などの被測定伝送系のアナログ入力信号X
とアナログ出力信号yがら高速フーリエ費換(FF’r
)によって前記被111+定伝送系の伝送特性を求め
るには以下の方法によって行ゎfi′Cいる。
とアナログ出力信号yがら高速フーリエ費換(FF’r
)によって前記被111+定伝送系の伝送特性を求め
るには以下の方法によって行ゎfi′Cいる。
すなわち、入力信号X″eNeNポイントサンプリング
ドラムθ山2.・・・、N−1、j=v’7)の演算を
FFTで実行する□また、出方信号yについても同様に
出力信号yを入力信号Xと同一時刻において虚部および
実部を表わす。
ドラムθ山2.・・・、N−1、j=v’7)の演算を
FFTで実行する□また、出方信号yについても同様に
出力信号yを入力信号Xと同一時刻において虚部および
実部を表わす。
ここで、位相特性P、をw7 ’を用いて求める際には
そのダイナミックレンジは±πに限定される。
そのダイナミックレンジは±πに限定される。
たとえば、50Hz〜20kHzの帯域の信号x、yを
それぞれ20μSごとに1024ポイントサンプリング
し、前述の方法で位相特性を求めるとき、伝送系の出力
信号yが出力信号Xに対して500μm(25ポイント
に相当)遅れているとすると、50Hz付近では′2π
×(500μs / 20mg) = ”/100 、
1kHz付近でけ2ν鏡10kHz付近でけ10π−2
0kHz付近でけ20πとなり、前記ダイナミックレン
ジ内で測定できる周波数帯域は50Hz〜1kHzに限
定されてしまう。
それぞれ20μSごとに1024ポイントサンプリング
し、前述の方法で位相特性を求めるとき、伝送系の出力
信号yが出力信号Xに対して500μm(25ポイント
に相当)遅れているとすると、50Hz付近では′2π
×(500μs / 20mg) = ”/100 、
1kHz付近でけ2ν鏡10kHz付近でけ10π−2
0kHz付近でけ20πとなり、前記ダイナミックレン
ジ内で測定できる周波数帯域は50Hz〜1kHzに限
定されてしまう。
したがって、入力信号Xと出力信号yとの位相差を零に
することにより位相特性の測定周波数帯域を広けた上で
伝送特性を求めている。そこで、これまでの遅延補正は
次のようにして行われていえ。
することにより位相特性の測定周波数帯域を広けた上で
伝送特性を求めている。そこで、これまでの遅延補正は
次のようにして行われていえ。
まず、入力信号又と入力信号xK対し時間ΔT運れた出
力信号yとをそれぞれ同時にサンプリングしてディジタ
ル信号)C1+3jlに費換し、それぞれ記憶回路に記
憶する。この記憶された両ディジタル信号!1+3’1
間の相互相関関数を計算し、その最大ピークの位置から
前記時間ΔTに相当するディジタル遅延値を求める。
力信号yとをそれぞれ同時にサンプリングしてディジタ
ル信号)C1+3jlに費換し、それぞれ記憶回路に記
憶する。この記憶された両ディジタル信号!1+3’1
間の相互相関関数を計算し、その最大ピークの位置から
前記時間ΔTに相当するディジタル遅延値を求める。
前記被測定伝送系に加えられる次の入力信号−′(出力
信号をy′とする)のディジタル信号xl′を前記ディ
ジタル遅延値だけ手動操作によって与えることによ秒遅
延して次の出力信号y′のディジタル信号y、′と共に
それぞれの配憶回路に記憶す為。ζうして−、それぞれ
の記憶回路にはディジタル信号yI′のデータと遅延補
正したディジタル信号x1′のデータが記憶される。し
かしながら、この補正は遅延値を求めたその入力信号X
を遅延するのではなく次の入力信号X′を遅延しており
、入力信号と出力信号との位相差が信号に関係なくつね
に一定ならばよいが、そうでない場合には正確な補正を
したことKはならない。まえ、入力信号が断続的であり
て、最初の入力信号Xがら次の入力信号x”1での断続
時間が長い場合は、遅延補正のために要する時間が前記
断続時間に左右される。
信号をy′とする)のディジタル信号xl′を前記ディ
ジタル遅延値だけ手動操作によって与えることによ秒遅
延して次の出力信号y′のディジタル信号y、′と共に
それぞれの配憶回路に記憶す為。ζうして−、それぞれ
の記憶回路にはディジタル信号yI′のデータと遅延補
正したディジタル信号x1′のデータが記憶される。し
かしながら、この補正は遅延値を求めたその入力信号X
を遅延するのではなく次の入力信号X′を遅延しており
、入力信号と出力信号との位相差が信号に関係なくつね
に一定ならばよいが、そうでない場合には正確な補正を
したことKはならない。まえ、入力信号が断続的であり
て、最初の入力信号Xがら次の入力信号x”1での断続
時間が長い場合は、遅延補正のために要する時間が前記
断続時間に左右される。
この発明は以、上の問題点にかんがみてなされたもので
、時間TKおけるディジタル信号X、を一方の記憶回路
に配憶し、このディジタル信号X、に対し時間ΔT遅れ
た時間T+ΔTにおけるディジタル信号y、を前記ディ
ジタル信号X、に対し時間ΔT遅れたままの状態で他方
の記憶回路に記憶し、その配憶された両ディジタル信号
の相互相関関数を計算し、その最大ピークの位置から求
められる前記時間ΔTに相当するディジタル遅延値を用
いて他方の配憶回路に配憶されたディジタル信号の遅れ
を補正するようにした2チャネル信号記憶装曾を掃供す
る亀のである。
、時間TKおけるディジタル信号X、を一方の記憶回路
に配憶し、このディジタル信号X、に対し時間ΔT遅れ
た時間T+ΔTにおけるディジタル信号y、を前記ディ
ジタル信号X、に対し時間ΔT遅れたままの状態で他方
の記憶回路に記憶し、その配憶された両ディジタル信号
の相互相関関数を計算し、その最大ピークの位置から求
められる前記時間ΔTに相当するディジタル遅延値を用
いて他方の配憶回路に配憶されたディジタル信号の遅れ
を補正するようにした2チャネル信号記憶装曾を掃供す
る亀のである。
以下この発明について説明する。
fs1図はこの発明の第1実施例のブロック構成図であ
る。この図において、第1の記憶回路1けRAMなどで
構成され、時間Tにおはるディジタル信号和を記憶する
ため[1024個の記憶容量を有し、骸ディジタル信号
X、を0番目から1023番目までの記憶場所に順次記
憶する。第2の−e配憶回路はRAMなどで構成され、
前記ディジタル信号X、に対しΔT=500μS遅れた
時間T+ΔTにおけるディジタル信号y、を記憶するた
めの1049個の記憶容量を有していて、ディジタル信
号y1を前記ディジタル信号XHに対し500μm遅れ
たままの状態でθ番目からIQ48番目までの記憶場所
に順次記憶する。
る。この図において、第1の記憶回路1けRAMなどで
構成され、時間Tにおはるディジタル信号和を記憶する
ため[1024個の記憶容量を有し、骸ディジタル信号
X、を0番目から1023番目までの記憶場所に順次記
憶する。第2の−e配憶回路はRAMなどで構成され、
前記ディジタル信号X、に対しΔT=500μS遅れた
時間T+ΔTにおけるディジタル信号y、を記憶するた
めの1049個の記憶容量を有していて、ディジタル信
号y1を前記ディジタル信号XHに対し500μm遅れ
たままの状態でθ番目からIQ48番目までの記憶場所
に順次記憶する。
遅延補正装置t3は遅延演算装#3a+計数回路あ。
第3の記憶回路3cおよび第4の記憶回路3dで構成さ
れているへ遅延演算装置3aは第1および第2の配憶回
路1.2からそれぞれに記憶されたディジタル信号X、
およびy、を受領して両ディジタル信号の相互相関関数
を計算し、その最、大ピークの位置から500μsK相
尚するディジタル遅延値d =’25 (1を20μS
とする)を求める。計数回路3bけディジタル遅延値=
25を計数してIE2の記憶回路2の25番目から10
48番目に記憶さねたディジタル信号)’l+25(1
= 0.1.2.・・・、1023)を読み出す。第3
の記憶回路3cけwl、2の記憶回路2から読み出され
たディジタル信号yI+zs を0番目から】o23番
目オでの配憶場所に記憶する。第4の記憶回路3dけ第
1の配憶回路の0番目から1023番目の配憶場所から
読み出されたディジタル信号X、を0番目から1023
’l目までの記憶場所に記憶する0し九がって、第3
および第4の記憶回路3c+3dに記憶されたディジタ
ル信号x、およびy、+□の位相差は零に゛なり、遅延
補正されたことになる。
れているへ遅延演算装置3aは第1および第2の配憶回
路1.2からそれぞれに記憶されたディジタル信号X、
およびy、を受領して両ディジタル信号の相互相関関数
を計算し、その最、大ピークの位置から500μsK相
尚するディジタル遅延値d =’25 (1を20μS
とする)を求める。計数回路3bけディジタル遅延値=
25を計数してIE2の記憶回路2の25番目から10
48番目に記憶さねたディジタル信号)’l+25(1
= 0.1.2.・・・、1023)を読み出す。第3
の記憶回路3cけwl、2の記憶回路2から読み出され
たディジタル信号yI+zs を0番目から】o23番
目オでの配憶場所に記憶する。第4の記憶回路3dけ第
1の配憶回路の0番目から1023番目の配憶場所から
読み出されたディジタル信号X、を0番目から1023
’l目までの記憶場所に記憶する0し九がって、第3
および第4の記憶回路3c+3dに記憶されたディジタ
ル信号x、およびy、+□の位相差は零に゛なり、遅延
補正されたことになる。
なお、補正が終了したのちKけ第1および第2の記憶回
路1.2には時間TKおける次のディジタル信号が記憶
される。
路1.2には時間TKおける次のディジタル信号が記憶
される。
次に動作について説明する。
入力端子(チャネル])4に加えられた被測定伝送系の
アナログ入力信号(音声信号)Xはサンプリング回路5
で20μSごとにN −1024ポイントサンプリング
され1.A−D変換器6でディジタル信号x、 (1=
0.1,2+・・・、1023)に変換される。この
ディジタル信号X、は時間T (204sX1024)
に相当する1024ポイントを第2図(a)K示すよう
に第、1の記憶回路1の0番目から1023番目までの
記憶場所に配憶される。また、入力端子(チャネル2)
7にはアナログ入力信号Xに対しΔT = 500μm
遅れた前記被測定伝送系のアナログ出力信号yが加えら
ゎ、サンプリング回路8で入力信号Xと同時K 102
4 + 25ポイント(25ポイントは5ooμmの遅
延に相@)サンプリングされたあと、A−Dr換器9で
ディジタル信号y、 (i= 0.1,2.・・・、1
048)に望換される。このディジタル信号Flはディ
ジタル信号X、に対しΔT=500μS遅れたままの状
態で時間T+fTに相当する1049ポイントを第2図
(b)に示すように$2の記憶回路2の0番目から】o
4B番目までの1憶場所に記憶される。
アナログ入力信号(音声信号)Xはサンプリング回路5
で20μSごとにN −1024ポイントサンプリング
され1.A−D変換器6でディジタル信号x、 (1=
0.1,2+・・・、1023)に変換される。この
ディジタル信号X、は時間T (204sX1024)
に相当する1024ポイントを第2図(a)K示すよう
に第、1の記憶回路1の0番目から1023番目までの
記憶場所に配憶される。また、入力端子(チャネル2)
7にはアナログ入力信号Xに対しΔT = 500μm
遅れた前記被測定伝送系のアナログ出力信号yが加えら
ゎ、サンプリング回路8で入力信号Xと同時K 102
4 + 25ポイント(25ポイントは5ooμmの遅
延に相@)サンプリングされたあと、A−Dr換器9で
ディジタル信号y、 (i= 0.1,2.・・・、1
048)に望換される。このディジタル信号Flはディ
ジタル信号X、に対しΔT=500μS遅れたままの状
態で時間T+fTに相当する1049ポイントを第2図
(b)に示すように$2の記憶回路2の0番目から】o
4B番目までの1憶場所に記憶される。
ディジタル信号X1+71は遅延演算装f13aに加え
るスペクト2人、−〇山2− ・・−N 1、j =q
’) f)の演算を20(DC成分)を零にした逆高
速変換(I FFT )で実行する。これによって、第
3図に示すようにディジタル信号X1wV1 *すなわ
ち入出力信号X13’の相互相関関数が求められる。第
3図は第1および第2の記憶回路1.2に記憶されたデ
ィジタル信号y、がディジタル遅延値d=25すなわち
500μ−(遅延値1=20μSとする)ディジタル信
号X、に対して遅れていることを示す。こうして求めら
れたディジタル遅延値d=25を計数回路3bに加えて
計数して第2図(b)に示すように第2の記憶回路20
25番目から1048番目までに記憶されたディジタル
信号yt+zs (仲0.1,2.・・・、1024)
を読み出す。読み出されたディジタル信号3’l+48
は、館2図(−に示すように第3の記憶回路3Cの0番
目から1023番着での記憶場所に記憶される。
るスペクト2人、−〇山2− ・・−N 1、j =q
’) f)の演算を20(DC成分)を零にした逆高
速変換(I FFT )で実行する。これによって、第
3図に示すようにディジタル信号X1wV1 *すなわ
ち入出力信号X13’の相互相関関数が求められる。第
3図は第1および第2の記憶回路1.2に記憶されたデ
ィジタル信号y、がディジタル遅延値d=25すなわち
500μ−(遅延値1=20μSとする)ディジタル信
号X、に対して遅れていることを示す。こうして求めら
れたディジタル遅延値d=25を計数回路3bに加えて
計数して第2図(b)に示すように第2の記憶回路20
25番目から1048番目までに記憶されたディジタル
信号yt+zs (仲0.1,2.・・・、1024)
を読み出す。読み出されたディジタル信号3’l+48
は、館2図(−に示すように第3の記憶回路3Cの0番
目から1023番着での記憶場所に記憶される。
また、第1の記憶回路lに記憶されたディジタル信号X
、は読み出されて、第2図(c)に示すように第4の配
憶回路3dのθ番目から1023番目までに記憶される
。こうして、第3およ・び第4の記憶回路3c、3dK
記憶されたディジタル信号X、およびy4+11は位相
差が零の状態でそれぞれ出力端子10および11から出
力される。
、は読み出されて、第2図(c)に示すように第4の配
憶回路3dのθ番目から1023番目までに記憶される
。こうして、第3およ・び第4の記憶回路3c、3dK
記憶されたディジタル信号X、およびy4+11は位相
差が零の状態でそれぞれ出力端子10および11から出
力される。
以上説明したようK、この発明は時間Tにおけるディジ
タル信号X、を記憶する第1の記憶回路と、前記ディジ
タル信号X、に対し時間ΔT遅れた時間T+ΔTにおけ
るディジタル信号yt!該ディジタル信号x、に対し時
間ΔT遅れたままの状態で記憶する第2の記憶回路と、
前記ディジタル信号y、の遅れを補正するための遅延補
正装置とを備えるようにしたのでディジタル信号X、と
ディジタル信号−との位相差を零にすることができ、と
れによって被測?伝送系の伝送特性を正確に測定するこ
とができる□また、自動的に遅延補正することが可能で
ある。
タル信号X、を記憶する第1の記憶回路と、前記ディジ
タル信号X、に対し時間ΔT遅れた時間T+ΔTにおけ
るディジタル信号yt!該ディジタル信号x、に対し時
間ΔT遅れたままの状態で記憶する第2の記憶回路と、
前記ディジタル信号y、の遅れを補正するための遅延補
正装置とを備えるようにしたのでディジタル信号X、と
ディジタル信号−との位相差を零にすることができ、と
れによって被測?伝送系の伝送特性を正確に測定するこ
とができる□また、自動的に遅延補正することが可能で
ある。
第4図はこの発明の第2実施例の、ブロック構成図であ
る。この図において1.2.4〜゛11け第1図と同一
である。遅延補正装置112け遅延演算17N、ft1
2a。
る。この図において1.2.4〜゛11け第1図と同一
である。遅延補正装置112け遅延演算17N、ft1
2a。
計数回路12bおよび配憶回路12cから構成されてい
る。遅延演算装置12aおよび計数回路12bけ第1図
の実施例で説明した遅延演算装置3aおよび計数回路3
bと同一である。配憶回路12aは館2の記憶回路2か
ら読み出されたディジタル信号yl+11をθ番目から
1023番目の記憶場所に記憶する。したがって第1の
記憶回路1および記憶回路12″cK記憶されたディジ
タル信号X、および”’l+!Iの位相差は零になり遅
延補正されたことになる。
る。遅延演算装置12aおよび計数回路12bけ第1図
の実施例で説明した遅延演算装置3aおよび計数回路3
bと同一である。配憶回路12aは館2の記憶回路2か
ら読み出されたディジタル信号yl+11をθ番目から
1023番目の記憶場所に記憶する。したがって第1の
記憶回路1および記憶回路12″cK記憶されたディジ
タル信号X、および”’l+!Iの位相差は零になり遅
延補正されたことになる。
第5図はこの発明の第3実施例のプ・ロック構成図であ
る。この図において1,2.4−;oけ第1図と同一で
ある。
る。この図において1,2.4−;oけ第1図と同一で
ある。
遅延補正装置13は遅延演算装置13aおよび計数回路
13bで構成さhている□遅延演算装置113aは第1
図の実施例で説明した遅延演算装置3aと同一である。
13bで構成さhている□遅延演算装置113aは第1
図の実施例で説明した遅延演算装置3aと同一である。
・
計数回路13bは遅延演算装置13aで求めらhたディ
ジタル遅延値=25を計赦し、この計数出力−で第2の
配憶回路2の25番目から1048番目までの配憶場所
に記憶さ引たディジタル信号)’I+18を〇一番目か
ら1023番目、1での記憶場所に記憶するようにシフ
トさせる。したがって、第1の記憶回路1および第2の
配憶回路2に記憶され゛たディジタル信号!、およびy
++*sの位相差は零になり遅延補正されたことになる
。
ジタル遅延値=25を計赦し、この計数出力−で第2の
配憶回路2の25番目から1048番目までの配憶場所
に記憶さ引たディジタル信号)’I+18を〇一番目か
ら1023番目、1での記憶場所に記憶するようにシフ
トさせる。したがって、第1の記憶回路1および第2の
配憶回路2に記憶され゛たディジタル信号!、およびy
++*sの位相差は零になり遅延補正されたことになる
。
なお、上述の実施例では入出力信号x、yをN=102
4ポイントサンプリングしA−D 費換して得られたデ
ィジタル信号X i+ 3’ Hについて説明したが、
サンプリングポイントはこれにのみ限定するわけではな
く、種々変更することができ、また配憶回路の記憶容量
もNの値のみならず補篤すべき遅延の範囲によって肇わ
ることは言う首でもない。
4ポイントサンプリングしA−D 費換して得られたデ
ィジタル信号X i+ 3’ Hについて説明したが、
サンプリングポイントはこれにのみ限定するわけではな
く、種々変更することができ、また配憶回路の記憶容量
もNの値のみならず補篤すべき遅延の範囲によって肇わ
ることは言う首でもない。
第1図はこの発明の第1実施例のシーツク構成図、第2
図は配憶回路に配憶されたディジタル信号X1+y1の
データの記憶状nお説明図、第3図はディジタル信号X
6+時間の遅ねたディレタル信号の相互相関関数のビニ
クの位置を示す図、IF5図はこの発明の第2実施例の
ブロック構成図、第5図はこの発明のfIX3実施例の
ブロック構成図□゛1は第1:メ記憶回路、2け第2の
記憶回路、3゜i2.】’sは遅延補正装置。 橘1[!] 1? 第2図 鵠3図 躬4図 !11,5図
図は配憶回路に配憶されたディジタル信号X1+y1の
データの記憶状nお説明図、第3図はディジタル信号X
6+時間の遅ねたディレタル信号の相互相関関数のビニ
クの位置を示す図、IF5図はこの発明の第2実施例の
ブロック構成図、第5図はこの発明のfIX3実施例の
ブロック構成図□゛1は第1:メ記憶回路、2け第2の
記憶回路、3゜i2.】’sは遅延補正装置。 橘1[!] 1? 第2図 鵠3図 躬4図 !11,5図
Claims (4)
- (1)時間Tにおけるディジタル信号x1をm’4に目
の記憶場所から順次その場所に記憶する第1の記憶回路
と;前記ディジタル信号x1に対し時間ΔT遅れた晴間
T+ΔTにおHるディジタル信号y、を該ディジタル信
号Xiに対し時間ΔT遅れ九ままの状態でm+d番目の
記憶場所から順次その場所に記憶する第2の記憶回路と
;前記第1および第2の記憶回路からそれぞれに記憶さ
れたディジタル信号X、およびyIを受領して両ディジ
タル信号の相互相関関数を計算し、その最大ピークの付
量から求めら、 れる前記時間ΔTに相当するディジタ
ル遅延値dを用いて前記第2の記憶回路に記憶された前
記ディジタル信号y、の遅れを補正するための遅延補正
装置とを備えた2チヤネル波形記憶装置。 - (2)前記遅延補正装置は前記tIL1および第゛2の
記憶回路に記憶さtたディジタル信号x、およびylの
相互相関関数を計算し、その最大ピークの位曾から前記
ディジタル遅延値dを求め ・る遅延演算装置と、骸デ
ィジタル遅延値dを計数して前記第2の記憶回路の配憶
場所m+d番目からその場所に記憶されたディジタル信
号y、+aを読み出すための計数回路と、館2の記憶回
路から読み出されたディジタル信号。 をp番目の記憶場所から順次その場所に記憶する第3の
記憶回路と、前P第1の配憶回路から読み出されたディ
ジタル信号X、をp番目の記憶場所から順次その場所に
記憶する第4の記憶回路とを備えて遅延補正するように
した特許請求の範囲第1項記載の2チヤネル波形紀憶装
置。 - (3)前記遅延補正装置゛け前記第1および第2の記憶
回路に記憶されたディジタル信号X、およびy、の相互
相関関数を計算し、その最大ピークの位置から前記ディ
ジタル遅延値dを求める遅延演算装置と、該ディジタル
遅延値dを計数して前記第2の配憶回路の配憶場所m+
d番目からその場所に配憶されたディジタル信号y、を
読み出すための計数回路と、第2の記憶回路から読み、
出されたディジタル信号y、+aをm番目の記憶場所か
ら順次その場所に記憶する第3の記憶回路とを備えて遅
延補正するようにした特許請求の範囲第1項記載の2チ
ヤネル波形記憶装置。 - (4)、前記遅延補正装置は前記第1および第2の記憶
回路に記憶されたディジタル信号X、およびy、の相互
相関関数を計算し、羊の最大ピークの位置から前記ディ
ジタル遅延値dを求める遅延演算装置と、・該ディジタ
ル遅延値dを計数し、この計数−出力で前記IK2の記
憶回路のm+d番目の記憶場所からその場所に記憶され
たディジタル信号y、+dをm番目の記憶場所から順次
その場所に配憶するようにシフトさせるための計数回路
とを備えて遅延補止〕るようにした特許請求の範囲第1
項記載の2チヤネル波形記憶装曾。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56145020A JPS5846735A (ja) | 1981-09-15 | 1981-09-15 | 2チヤネル波形記憶装置 |
Applications Claiming Priority (1)
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JP56145020A JPS5846735A (ja) | 1981-09-15 | 1981-09-15 | 2チヤネル波形記憶装置 |
Publications (1)
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JPS5846735A true JPS5846735A (ja) | 1983-03-18 |
Family
ID=15375569
Family Applications (1)
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JP56145020A Pending JPS5846735A (ja) | 1981-09-15 | 1981-09-15 | 2チヤネル波形記憶装置 |
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JP (1) | JPS5846735A (ja) |
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