JPS5845700A - メモリデ−タサムチエツク回路 - Google Patents
メモリデ−タサムチエツク回路Info
- Publication number
- JPS5845700A JPS5845700A JP56141045A JP14104581A JPS5845700A JP S5845700 A JPS5845700 A JP S5845700A JP 56141045 A JP56141045 A JP 56141045A JP 14104581 A JP14104581 A JP 14104581A JP S5845700 A JPS5845700 A JP S5845700A
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- JP
- Japan
- Prior art keywords
- data
- sum
- memory data
- memory
- check circuit
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0763—Error or fault detection not based on redundancy by bit configuration check, e.g. of formats or tags
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、コンピュータやその他の電子装置においてプ
ログラムやデータが格納されている固定メモリのサムチ
ェック回路に係り、特に、サムチェック回路自身の故障
に起因する誤判定によるメモリ内容の誤りの見のがしを
防止することを可能トスるメモリデータサムチェック回
路に関する。
ログラムやデータが格納されている固定メモリのサムチ
ェック回路に係り、特に、サムチェック回路自身の故障
に起因する誤判定によるメモリ内容の誤りの見のがしを
防止することを可能トスるメモリデータサムチェック回
路に関する。
従来のサムチェック回路は、メモリデータの総和を計算
し、この計算結果と、予め計算しである正しい総和値と
を比較することで、メモリデータが破壊しているか否か
を判定する方式であった。
し、この計算結果と、予め計算しである正しい総和値と
を比較することで、メモリデータが破壊しているか否か
を判定する方式であった。
また、データを複数の部分に分割して判定することも行
なわれていだが、この場合も、単に各分割部分ごとの和
を求めて比較判定する方式であった。
なわれていだが、この場合も、単に各分割部分ごとの和
を求めて比較判定する方式であった。
従って、比較手段の故障によって、「正しい」という判
定を出力するようになると、たとえ、メモリデータが破
壊していて、その総和値が正しい総和値と異なっている
場合も、これを検出することができなくなり、完全な故
障検出手段にならないという不都合があった。
定を出力するようになると、たとえ、メモリデータが破
壊していて、その総和値が正しい総和値と異なっている
場合も、これを検出することができなくなり、完全な故
障検出手段にならないという不都合があった。
本発明は、従来技術での上記した不都合を除去し、サム
チェック回路自身の故障に対しても、メモリデータの破
壊故障と同様に、確実な故障検知が可能なメモリデータ
サムチェック回路を提供することを目的とするものであ
る。
チェック回路自身の故障に対しても、メモリデータの破
壊故障と同様に、確実な故障検知が可能なメモリデータ
サムチェック回路を提供することを目的とするものであ
る。
本発明の特徴は、上記目的を達成するために、メモリデ
ータを複数の群に分割して各群ごとのデータの総和を順
次計算する手段と、予め計算しである各群データごとの
正しい総和値と」−記計算手段から順次出力されてくる
総和値とを常時比較して一致時と不一致時とで異なる信
号を出力する上記分割数と同数の比較手段と、これらの
比較手段からの出力信号の順序が所定の順序であるかな
いかを判定し所定の順序であるとき全てのメモリのデー
タが破壊していないことの確認信号を出力する判定手段
とを備えだ構成とするにある。
ータを複数の群に分割して各群ごとのデータの総和を順
次計算する手段と、予め計算しである各群データごとの
正しい総和値と」−記計算手段から順次出力されてくる
総和値とを常時比較して一致時と不一致時とで異なる信
号を出力する上記分割数と同数の比較手段と、これらの
比較手段からの出力信号の順序が所定の順序であるかな
いかを判定し所定の順序であるとき全てのメモリのデー
タが破壊していないことの確認信号を出力する判定手段
とを備えだ構成とするにある。
以下本発明の一実施例を、分割数を２とした場合につい
て、第１図により説明する。第１図において、■は、倹
定すべきデータが記憶されているメモリであり、１ａ及
び１１）は分割されたメモリの部分である。３は各分割
部分ｉａ、ｉｂより読み出されたデータを各分割部分ご
とに総和を求める計算手段であり、切換スイッチ２によ
り、１ａ。
て、第１図により説明する。第１図において、■は、倹
定すべきデータが記憶されているメモリであり、１ａ及
び１１）は分割されたメモリの部分である。３は各分割
部分ｉａ、ｉｂより読み出されたデータを各分割部分ご
とに総和を求める計算手段であり、切換スイッチ２によ
り、１ａ。
なお、スイッチ２は、具体的にはメモリのアドレス線等
を切換えることにより読み出されるデータの範囲を切換
えるが、第１図においては回路の動作原理を示すために
出力のデータ線を切換えている。才だ、実際の回路にお
いてｄ−、メモリデータをｌ１ｔｌｉに全て読み出すだ
めに一アドレスカウンタ等が必要であるが、これも第１
図への記載は省略しである。計算手段３で計算された分
割部分ごとのデータの総和値は、比較手段４ａ及び４１
〕に与えられ、これらはそれぞれ予め計算され設定され
ている正しい総和値５ａ、’５１〕と比較され、比較内
容が一致するときはｌ／ベル°°１゛信号を、不一致の
ときはレベル＋＋ Ｏｎ信号を出力し、比較手段４ａの
出力は５−Ｔ（、フリップフロップ６のＳ端子に、比較
手段４１〕の出力はＳ−Ｒ，フリッフロップ６のＲ１端
子にそれぞれ入力される。
を切換えることにより読み出されるデータの範囲を切換
えるが、第１図においては回路の動作原理を示すために
出力のデータ線を切換えている。才だ、実際の回路にお
いてｄ−、メモリデータをｌ１ｔｌｉに全て読み出すだ
めに一アドレスカウンタ等が必要であるが、これも第１
図への記載は省略しである。計算手段３で計算された分
割部分ごとのデータの総和値は、比較手段４ａ及び４１
〕に与えられ、これらはそれぞれ予め計算され設定され
ている正しい総和値５ａ、’５１〕と比較され、比較内
容が一致するときはｌ／ベル°°１゛信号を、不一致の
ときはレベル＋＋ Ｏｎ信号を出力し、比較手段４ａの
出力は５−Ｔ（、フリップフロップ６のＳ端子に、比較
手段４１〕の出力はＳ−Ｒ，フリッフロップ６のＲ１端
子にそれぞれ入力される。
このように、計算手段３において時間的に順次、分割部
分１ａ、ｌｂについて求められた総和値が比較手段４．
ａ、４−ｂに送られ、比較手段４ａ、４．ｂではそれぞ
れにおいて常時比較を行なってその出力ヲ常時Ｓ−Ｒ，
フリップフロップ６に送出していルノで、データ及びサ
ムチェック回路が正常であれば、４ａ、４ｂのうちのい
ずれか一方からレベル＋１１．１１信号が、他方からレ
ベル＋１０１１信号が出力され、この結果、回路が正常
でメモリの分割部分１ａ、ｌｂが交互に検定されていれ
ば、ｓ −ｎ、フリップフロップ６には、Ｓ端子、Ｒ７
端子には交互にレベル°°１′信号とレベルＩＩ ＯＩ
＋倍信号入力され、Ｑ端子からの出力信号は、例えば１
→Ｏ→１→０→・・・・のような交番信号となる。
分１ａ、ｌｂについて求められた総和値が比較手段４．
ａ、４−ｂに送られ、比較手段４ａ、４．ｂではそれぞ
れにおいて常時比較を行なってその出力ヲ常時Ｓ−Ｒ，
フリップフロップ６に送出していルノで、データ及びサ
ムチェック回路が正常であれば、４ａ、４ｂのうちのい
ずれか一方からレベル＋１１．１１信号が、他方からレ
ベル＋１０１１信号が出力され、この結果、回路が正常
でメモリの分割部分１ａ、ｌｂが交互に検定されていれ
ば、ｓ −ｎ、フリップフロップ６には、Ｓ端子、Ｒ７
端子には交互にレベル°°１′信号とレベルＩＩ ＯＩ
＋倍信号入力され、Ｑ端子からの出力信号は、例えば１
→Ｏ→１→０→・・・・のような交番信号となる。
一方、メモリデータ、スイッチ２、総和計算手段３、比
較手段４ａ、４ｂ、設定された総和値５ａ、５ｂのいず
れか一つでも異常（故障）となｈば、Ｓ−Ｒ，フリップ
フロップ６の例えばＳ端子への入力信次のレベルを見て
いると、レベルＩＩＩＩ＋の−ｉｔとなるか、捷だはレ
ベル°”０′”のま捷となり、いずれの場合も、Ｑ端子
からの出力は交番信号とならない。
較手段４ａ、４ｂ、設定された総和値５ａ、５ｂのいず
れか一つでも異常（故障）となｈば、Ｓ−Ｒ，フリップ
フロップ６の例えばＳ端子への入力信次のレベルを見て
いると、レベルＩＩＩＩ＋の−ｉｔとなるか、捷だはレ
ベル°”０′”のま捷となり、いずれの場合も、Ｑ端子
からの出力は交番信号とならない。
従って、Ｓ−Ｒ，フリップフロップ６の出力を電力増幅
し、トランス結合回路を介して継電器を励磁する等の手
段により、正常時のみ継電器をオンさせることができ、
一方何らかの故障時には、必ず、この継電器をオフさせ
ることができ、この継電器によりメモリ装置及びそのサ
ムチェック回路の動作を停止させ、捷だは警報を発生さ
せる等の手段を設けることにより、装置及びチェック回
路使用上の安全を確保することができる。
し、トランス結合回路を介して継電器を励磁する等の手
段により、正常時のみ継電器をオンさせることができ、
一方何らかの故障時には、必ず、この継電器をオフさせ
ることができ、この継電器によりメモリ装置及びそのサ
ムチェック回路の動作を停止させ、捷だは警報を発生さ
せる等の手段を設けることにより、装置及びチェック回
路使用上の安全を確保することができる。
なお、上記実施例ではメモリを２分割する場合について
述べたが、本発明はメモリの分割数には限定されず、複
数群に分割する場合に適用可能である。この場合は、比
較手段４ａ、４ｂＥｐを分割数と同数だけ設け、これら
の複数比較手段からの出力信号のＱ１＋Ｚ＋”０°°の
配列順序が所定の配列順序で時間的に交替するか否かを
判定する構成とすれば良い。
述べたが、本発明はメモリの分割数には限定されず、複
数群に分割する場合に適用可能である。この場合は、比
較手段４ａ、４ｂＥｐを分割数と同数だけ設け、これら
の複数比較手段からの出力信号のＱ１＋Ｚ＋”０°°の
配列順序が所定の配列順序で時間的に交替するか否かを
判定する構成とすれば良い。
本発明によれば、メモリデータの破壊のみでなく、サム
チェック回路自身の故障をも確実に検出することが可能
となり、コンビコーータ、その他メモリを内蔵する電子
装置の運転の安全を確保することができる。
チェック回路自身の故障をも確実に検出することが可能
となり、コンビコーータ、その他メモリを内蔵する電子
装置の運転の安全を確保することができる。
第１図は本発明の一実施例のブロック構成図である。
■・・・メモリ、２・・・切換スイッチ、３・・・分割
部分ごとの総和を求めるＷ１算手段、４．ａ、４ｂ
・比較手段、５ａ、５ｂ・・設定されている正しい総和
値、活１図
部分ごとの総和を求めるＷ１算手段、４．ａ、４ｂ
・比較手段、５ａ、５ｂ・・設定されている正しい総和
値、活１図
Claims (1)
- １、メモリデータの総和を計算し、予め計算しである正
しい総和値と比較することによりメモリデータが破壊し
ていないことを確認するサムチェック回路において、メ
モリデータを複数の群に分割して各群ごとのデータの総
和を順次計算する手段と、予め計算しである各群データ
ごとの正しい総和値と上記計算手段から順次出力されて
くる総和値とを常時比較して一致時と不一致時とで異な
る信号を出力する上記分割数と同数の比較手段と、これ
らの比較手段からの出力信号の順序が所定の順序である
かないかを判定し所定の順序であるとき全てのメモリの
データが破壊していないことの確認信号を出力する判定
手段とを備えだことを特徴とするメモリデータサムチェ
ック回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56141045A JPS5845700A (ja) | 1981-09-09 | 1981-09-09 | メモリデ−タサムチエツク回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56141045A JPS5845700A (ja) | 1981-09-09 | 1981-09-09 | メモリデ−タサムチエツク回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5845700A true JPS5845700A (ja) | 1983-03-16 |
Family
ID=15282961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56141045A Pending JPS5845700A (ja) | 1981-09-09 | 1981-09-09 | メモリデ−タサムチエツク回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5845700A (ja) |
-
1981
- 1981-09-09 JP JP56141045A patent/JPS5845700A/ja active Pending
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