JPS5845687A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS5845687A JPS5845687A JP56142745A JP14274581A JPS5845687A JP S5845687 A JPS5845687 A JP S5845687A JP 56142745 A JP56142745 A JP 56142745A JP 14274581 A JP14274581 A JP 14274581A JP S5845687 A JPS5845687 A JP S5845687A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- memory cell
- circuit
- current
- cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、エミッタ検出型メモリセルで構成された、バ
イポーラ型ランダムアクセスメモリ（以下ＲＩＭと記す
）の胱出し電流の増加に関する。
イポーラ型ランダムアクセスメモリ（以下ＲＩＭと記す
）の胱出し電流の増加に関する。
第１図にマルチエミッタ検出型メモリセルによって構成
されたメモリ回路図を示す。マルチエミッタ型フリップ
フロップ回路によってメモリセルを構成したＲＡＭでは
ビット線の選択、非選択の如何にかかわらずビット線に
常時電流を流す回路構成では、ビット線電流の総和が増
大し、ＲＡＭのｐｏｗｅｒ速度積の悪化することは明白
である。
されたメモリ回路図を示す。マルチエミッタ型フリップ
フロップ回路によってメモリセルを構成したＲＡＭでは
ビット線の選択、非選択の如何にかかわらずビット線に
常時電流を流す回路構成では、ビット線電流の総和が増
大し、ＲＡＭのｐｏｗｅｒ速度積の悪化することは明白
である。
そこで現在では、各ビット線に電流スイッチを設は選択
されたビット線にのみ電流全流し非選択のビット線にお
いては、ビット線がフローティングにならない程度の電
流を流すに留める回路構成が主流となりつつある。
されたビット線にのみ電流全流し非選択のビット線にお
いては、ビット線がフローティングにならない程度の電
流を流すに留める回路構成が主流となりつつある。
第１図は、便宜上２×２で構成した一般的なメモリセル
アレイとその周辺回路の一部全示す。第１図において、
Ｘｉ、Ｘ２およびＹｌ、Ｙ２はデコード後のアドレス入
力で、又Ｍ１１〜Ｍ２２はメモリセル、ＷＣ，ＷＣは３
値入力の書込み仇出し信号線、ＱＷＣ１，ＱＷＣｔ 、
ＱＷＣ２、ＱＷＣ２は書込み読出しコントロール用ト
ランジスタ、ＱＢＳｔ。
アレイとその周辺回路の一部全示す。第１図において、
Ｘｉ、Ｘ２およびＹｌ、Ｙ２はデコード後のアドレス入
力で、又Ｍ１１〜Ｍ２２はメモリセル、ＷＣ，ＷＣは３
値入力の書込み仇出し信号線、ＱＷＣ１，ＱＷＣｔ 、
ＱＷＣ２、ＱＷＣ２は書込み読出しコントロール用ト
ランジスタ、ＱＢＳｔ。
ＱＢＳＩ、ＱＢＳ２．ＱＢＳ２はビット線電流のスイッ
チ回路を構成している。ＩＤ■ｌ）はビット線駆動電流
源ＱＷＤ１．ＱＷＤ２はワード線ドライバー、Ｗ’ｌ’
１ 。
チ回路を構成している。ＩＤ■ｌ）はビット線駆動電流
源ＱＷＤ１．ＱＷＤ２はワード線ドライバー、Ｗ’ｌ’
１ 。
ＷＴ２はワード線ＢＬｔ、ＢＬＩ、ＢＬ２．ＢＬ２はビ
ット線、ＩＩＩは保持電流、Ｉ８ ｉ８は胱出し電流で
ある。
ット線、ＩＩＩは保持電流、Ｉ８ ｉ８は胱出し電流で
ある。
ＲへＭの高速読出しを制限する要素の一つとして、ビッ
ト線寄生容量によるＢｉｔ 線の遅れが揚げられるがこ
の部分を高速化するためには、ＢＩｔ線電流を増大すれ
ば、Ｂｉｔ線の時定数に対して有効であることは明白で
あるが、記憶内容の保護の点で下記の問題が有る。かか
る回路構成においては、ビット線電流の値は、メモリセ
ル１個当りの保持電流ＩＩ（に対して■Ｄ／■Ｈ＝１０
〜５０程度に選らばれるがＩＤ／ＩＩＩの比率が増加す
るに伴ってメモリセルの記憶保護の点で問題が生ずる。
ト線寄生容量によるＢｉｔ 線の遅れが揚げられるがこ
の部分を高速化するためには、ＢＩｔ線電流を増大すれ
ば、Ｂｉｔ線の時定数に対して有効であることは明白で
あるが、記憶内容の保護の点で下記の問題が有る。かか
る回路構成においては、ビット線電流の値は、メモリセ
ル１個当りの保持電流ＩＩ（に対して■Ｄ／■Ｈ＝１０
〜５０程度に選らばれるがＩＤ／ＩＩＩの比率が増加す
るに伴ってメモリセルの記憶保護の点で問題が生ずる。
即チ、マルチエミッタ型メモリセルの胱出しは、周知の
通り一対のビット線、たとえばＨＬＩ、 ＢＬｌに流れ
るビット線電流全角折されたメモリセルの記憶内容によ
り一方全センス回路に、相対する一方にメモリセルに流
して、′１”０”の判定全るｎｔｔ 線の読出し速度の
遅れを少なくするため）３１ｔ 線電流を増加すると
メモリセルに流れる電流が増加するので、メモリセルｋ
ｍ 成するトランジスタは、飽和に到り書込み後メモ
リセル記憶内容が反転する可能性が生ずる。
通り一対のビット線、たとえばＨＬＩ、 ＢＬｌに流れ
るビット線電流全角折されたメモリセルの記憶内容によ
り一方全センス回路に、相対する一方にメモリセルに流
して、′１”０”の判定全るｎｔｔ 線の読出し速度の
遅れを少なくするため）３１ｔ 線電流を増加すると
メモリセルに流れる電流が増加するので、メモリセルｋ
ｍ 成するトランジスタは、飽和に到り書込み後メモ
リセル記憶内容が反転する可能性が生ずる。
本発明の目的は、リードライＩ・回路にセルと等価イン
ピーダンスを持つ素子を挿入することによｔ）、Ｂｔｔ
線駆動電流は増加させ、ｒ（ｉｔ 線電流の一部
をメモリセルに流すことにより、メモリセル記憶内容全
安定な状態に保った１ま、高速読出し全可能とする回路
構成全提供することにある。
ピーダンスを持つ素子を挿入することによｔ）、Ｂｔｔ
線駆動電流は増加させ、ｒ（ｉｔ 線電流の一部
をメモリセルに流すことにより、メモリセル記憶内容全
安定な状態に保った１ま、高速読出し全可能とする回路
構成全提供することにある。
その目的を達成するため、本発明の半導体記憶装置ハ、
セルと等価のインピーダンス全バイパス回路としてリー
ドライトコントロール回路に設けて該バイパス回路のビ
ット線側からのインピーダンスが常に選択されたメモリ
セルと同一である様に該バイパス回路の駆動電位が常に
選択されたワードｍ電位と同一になる様に構成したこと
を特徴としている。
セルと等価のインピーダンス全バイパス回路としてリー
ドライトコントロール回路に設けて該バイパス回路のビ
ット線側からのインピーダンスが常に選択されたメモリ
セルと同一である様に該バイパス回路の駆動電位が常に
選択されたワードｍ電位と同一になる様に構成したこと
を特徴としている。
次に本発明について図面全参照して説明する。
本発明の第１の実施例全示す便宜上２×２で示した第２
図に於いて、本発明のビット線バイパス回路は、コレク
タをセンス回路Ｓ 、 Ａ、 、に接続し、エミッタ全
各々ビット線にＢＬＩ、 ＢＬＩ、 ＢＬ２．ＢＬ２に
接続し、ベース′（ｉｌ″ｎｌ、Ｒ１’、几２．几２′
の一端に接続したトランジスタＱｔｉｐｔ、σＢ Ｐ
ｓ、 Ｑｓ ｐ ２． ＱＢＰ２と上記抵抗の一端は基
準電位線■ＲｖＣ接続されている。
図に於いて、本発明のビット線バイパス回路は、コレク
タをセンス回路Ｓ 、 Ａ、 、に接続し、エミッタ全
各々ビット線にＢＬＩ、 ＢＬＩ、 ＢＬ２．ＢＬ２に
接続し、ベース′（ｉｌ″ｎｌ、Ｒ１’、几２．几２′
の一端に接続したトランジスタＱｔｉｐｔ、σＢ Ｐ
ｓ、 Ｑｓ ｐ ２． ＱＢＰ２と上記抵抗の一端は基
準電位線■ＲｖＣ接続されている。
該トランジスタはセルトランジスタたとえばＱＯＩＩＱ
ｏｌｌｌと同一ディメンジョンに、該抵抗はセル負荷抵
抗たとえばＲＯｌｌ、”０１１’と同一あるいはそれ以
上のインピーダンスに選らばれる。さらにトランジスタ
Ｑ旧、抵抗Ｒ・３．１１４及電流源１．で構成された基
準電位発生回路と書込み時上記基準電位発生回路の電位
全メモリセルが書込み状態の時に下げるため、トランジ
スタＱｗｉｔ、Ｑｗｇ□、及電流源工ｗうで構成され端
子ＷＥよりコントロールされるカレントスイッチ回路を
設ている。係る回路構成にお囚で、読み出し状態では、
Ｙｌが選択の ５ − 場合ビット線駆動電流ＩＤ ＩＤの内セルＯＮ側は一部
ハメモリセルに他の一部はバイパス回路に流れる。また
メモリモルトランジスタｏｆｆ側はリードライトコント
ロールトランジスタＱｗｏ１またはＱｗｏｌ’とバイパ
ス回路に分流してセンス回路に流れる。したがって、メ
モリセルに流れるビット線電流と保持電流の比率を変え
ず、ビット線駆動電流を約２倍まで増大させることが出
来る。
ｏｌｌｌと同一ディメンジョンに、該抵抗はセル負荷抵
抗たとえばＲＯｌｌ、”０１１’と同一あるいはそれ以
上のインピーダンスに選らばれる。さらにトランジスタ
Ｑ旧、抵抗Ｒ・３．１１４及電流源１．で構成された基
準電位発生回路と書込み時上記基準電位発生回路の電位
全メモリセルが書込み状態の時に下げるため、トランジ
スタＱｗｉｔ、Ｑｗｇ□、及電流源工ｗうで構成され端
子ＷＥよりコントロールされるカレントスイッチ回路を
設ている。係る回路構成にお囚で、読み出し状態では、
Ｙｌが選択の ５ − 場合ビット線駆動電流ＩＤ ＩＤの内セルＯＮ側は一部
ハメモリセルに他の一部はバイパス回路に流れる。また
メモリモルトランジスタｏｆｆ側はリードライトコント
ロールトランジスタＱｗｏ１またはＱｗｏｌ’とバイパ
ス回路に分流してセンス回路に流れる。したがって、メ
モリセルに流れるビット線電流と保持電流の比率を変え
ず、ビット線駆動電流を約２倍まで増大させることが出
来る。
次に本発明の第２の実施例について説明する。
本発明の第２の実施例を示す第３図に於いて、基準電位
ｖａ（ｉ＝駆動するためトランジスタＱＲＩＱＲ２のコ
レクタを電源に接続し、それぞれのベース全デコーダ信
号Ｘ１またはＸ２に接続して、デコーダ信号Ｘ１．Ｘ２
のワイヤードＯ几を取り、トランジスタＱＲＩ ＱＲ２
のエミ、りと基準電位線■ｎとの間に抵抗Ｒ５を挿入し
書込端子ＷＥより制御されるカレントスイッチによりメ
モリセル書込時には、基準電位線ＶＢのレベル紫書込に
支障を来たさないレベルまで下げる構成としてｉる。
ｖａ（ｉ＝駆動するためトランジスタＱＲＩＱＲ２のコ
レクタを電源に接続し、それぞれのベース全デコーダ信
号Ｘ１またはＸ２に接続して、デコーダ信号Ｘ１．Ｘ２
のワイヤードＯ几を取り、トランジスタＱＲＩ ＱＲ２
のエミ、りと基準電位線■ｎとの間に抵抗Ｒ５を挿入し
書込端子ＷＥより制御されるカレントスイッチによりメ
モリセル書込時には、基準電位線ＶＢのレベル紫書込に
支障を来たさないレベルまで下げる構成としてｉる。
係る回路構成に於して、デコーダ信号が、第４６−
図のように、たとえばＸｌが非選択から選択へ、Ｘ２が
選択から非選択に変化した場合を考えるとＶ、の電位は
、最初ワード線のＩ（ｉｇｂ ＬｅｖｅｌＷＴｌ と
同一電位であったものが過渡的に０．３Ｖ〜０．４Ｖ程
度低い電位に下り、最終的にはワード線ｉ（１ｇｈ
Ｌｅｖｅ ｌ ＷＴ ２と同一電位となる。
選択から非選択に変化した場合を考えるとＶ、の電位は
、最初ワード線のＩ（ｉｇｂ ＬｅｖｅｌＷＴｌ と
同一電位であったものが過渡的に０．３Ｖ〜０．４Ｖ程
度低い電位に下り、最終的にはワード線ｉ（１ｇｈ
Ｌｅｖｅ ｌ ＷＴ ２と同一電位となる。
この様な動作において直流状態ではＶＲｖｉ位がワード
線Ｉ−ｌ−１ｉ Ｌｅｖｅｌ と同一であるので前
述の様にＯＮ側のメモリセルのトランジスタが接続され
ているビット線金流れる胱出し電流は約１／２が該バイ
パス回路を介して流れるので従来より胱出し電流を多く
取ハ、るが、さらに過渡的にＶ、の電位を０．３ Ｖ〜
０．４ Ｖ下げる事で高速読出（７が可能と々る。すな
わち今第３図でＷ４．１がＨｉ ｇｉレベルでＷＴ３が
り。Ｗレベル、さらにメモリセルＭｌｌでＱｏｌｌがＯ
Ｎ しているとする。次にアドレス切換え信号が入り
Ｗｌ、がＬｏｗ、ＷＴ□がＩ−Ｔ ｉ ｇ ｈに遷移す
るとするとメモリセルＭ２１でデジット線ＢＬｌ側に接
続されたトランジスタがＯＮの場合、）３Ｌ１ｉ流レル
ｎ 出Ｌ 電流Ｉ ｎ ｉｊ 最初Ｑ、ｎｐｔ介して流
れ胱出しが成される。ここで■Ｒが一時的に０．３Ｖ〜
０．４Ｖ低下するとこれはＱＢＰＩのペース電位をおし
下げる事になり、■Ｄは早急にＱＢＰＩからメモリセル
Ｍ２１のＯＮ側トランジスタ１ｃ９Ｊ換り高速読出しが
可能となる。
線Ｉ−ｌ−１ｉ Ｌｅｖｅｌ と同一であるので前
述の様にＯＮ側のメモリセルのトランジスタが接続され
ているビット線金流れる胱出し電流は約１／２が該バイ
パス回路を介して流れるので従来より胱出し電流を多く
取ハ、るが、さらに過渡的にＶ、の電位を０．３ Ｖ〜
０．４ Ｖ下げる事で高速読出（７が可能と々る。すな
わち今第３図でＷ４．１がＨｉ ｇｉレベルでＷＴ３が
り。Ｗレベル、さらにメモリセルＭｌｌでＱｏｌｌがＯ
Ｎ しているとする。次にアドレス切換え信号が入り
Ｗｌ、がＬｏｗ、ＷＴ□がＩ−Ｔ ｉ ｇ ｈに遷移す
るとするとメモリセルＭ２１でデジット線ＢＬｌ側に接
続されたトランジスタがＯＮの場合、）３Ｌ１ｉ流レル
ｎ 出Ｌ 電流Ｉ ｎ ｉｊ 最初Ｑ、ｎｐｔ介して流
れ胱出しが成される。ここで■Ｒが一時的に０．３Ｖ〜
０．４Ｖ低下するとこれはＱＢＰＩのペース電位をおし
下げる事になり、■Ｄは早急にＱＢＰＩからメモリセル
Ｍ２１のＯＮ側トランジスタ１ｃ９Ｊ換り高速読出しが
可能となる。
本発明は以上説明したように、リードライトコントロー
ルトランジスタに並列にセルと等価インピーダンスをバ
イパス回路として設け、ビット線駆動電流の一部をバイ
パスさせることによりセルに流れるビット線駆動電流と
保持電流との比率を変化させることなく、ビット線駆動
電流を増加させることが出来、ビット線時定数によるＲ
ＡＭの読出し速度の遅れを小さくすることが可能となり
より高速がメモリを提供することが出来る。
ルトランジスタに並列にセルと等価インピーダンスをバ
イパス回路として設け、ビット線駆動電流の一部をバイ
パスさせることによりセルに流れるビット線駆動電流と
保持電流との比率を変化させることなく、ビット線駆動
電流を増加させることが出来、ビット線時定数によるＲ
ＡＭの読出し速度の遅れを小さくすることが可能となり
より高速がメモリを提供することが出来る。
第１図は従来の半導体ｎ１憶装置の回路図、第２図は本
発明に係る半導体記憶装置の第一の実施例を示す回路図
、第３図は本発明に係る半導体配憶装置の第２実施例を
示す回路図、第４図はワード線電位とバイパス回路駆動
電位の関係を示す図である。 Ｓ、Ａ・・・・・センスアンプ、Ｍｔ １． Ｍｓ ２
． Ｍ２１．Ｍ２２・・・・・メモリセル。 ９− 察 ｌ 図
発明に係る半導体記憶装置の第一の実施例を示す回路図
、第３図は本発明に係る半導体配憶装置の第２実施例を
示す回路図、第４図はワード線電位とバイパス回路駆動
電位の関係を示す図である。 Ｓ、Ａ・・・・・センスアンプ、Ｍｔ １． Ｍｓ ２
． Ｍ２１．Ｍ２２・・・・・メモリセル。 ９− 察 ｌ 図
Claims (2)
- （１）選択時のみビット線ＶＣ駆動電流を供給するよう
に構成した半導体Ｍｅ憶回路装置において、セルと等価
のインピーダンスを持つバイパス電路金各ビット線とセ
ンス回路間に設けられたリードライトコントロール回路
に並列に設けたこと全特徴とする半導体記憶装置。 - （２）上記バイパス回路の駆動電位が選択されたワード
線と常に同一であること全特徴とした特許請求の範囲第
（１）項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56142745A JPS5845687A (ja) | 1981-09-10 | 1981-09-10 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56142745A JPS5845687A (ja) | 1981-09-10 | 1981-09-10 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5845687A true JPS5845687A (ja) | 1983-03-16 |
Family
ID=15322584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56142745A Pending JPS5845687A (ja) | 1981-09-10 | 1981-09-10 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5845687A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5917182A (en) * | 1995-02-07 | 1999-06-29 | Canon Kabushiki Kaisha | Rotation detector and controller for detecting rotation information using a grating interference system |
-
1981
- 1981-09-10 JP JP56142745A patent/JPS5845687A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5917182A (en) * | 1995-02-07 | 1999-06-29 | Canon Kabushiki Kaisha | Rotation detector and controller for detecting rotation information using a grating interference system |
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