JPS5843021A - クロツク切替方式 - Google Patents
クロツク切替方式Info
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- JPS5843021A JPS5843021A JP56141182A JP14118281A JPS5843021A JP S5843021 A JPS5843021 A JP S5843021A JP 56141182 A JP56141182 A JP 56141182A JP 14118281 A JP14118281 A JP 14118281A JP S5843021 A JPS5843021 A JP S5843021A
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- Japan
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- signal
- bipolar
- clock
- cutoff
- pulse
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はクロック切書方）（Ｋ関する。
従属同期方式によるディジタル・データ網におイ工ハ・
全てのディジタル装置は網内の基本クロック（６４ＫＨ
ｚ）および共通位相同期信号（８ＫＨｚ）Ｋより、制御
されている。
全てのディジタル装置は網内の基本クロック（６４ＫＨ
ｚ）および共通位相同期信号（８ＫＨｚ）Ｋより、制御
されている。
また１、同一局舎内に設置された各々のディジタル装置
間において局内の統一クロックの位相を定義することｋ
より、多重変換等の信号処理を効率的に４行うことが可
能となる。
間において局内の統一クロックの位相を定義することｋ
より、多重変換等の信号処理を効率的に４行うことが可
能となる。
このようなシステムにおいては、クロックの分配系およ
びクロック送受信部の構成が重ｌ！になる。
びクロック送受信部の構成が重ｌ！になる。
ＩＥＩ図は上述のようなシステムのクロック分配系を示
す構成図であり、局に設置されたクロック供給装置は、
上述の６４ＫＨｚ基本クロック信号と８ＫＨｚ位相同期
信号とを複合（Ｃｏｍｐｏｓｉｔｅ ） Ｌ、１本のバ
スで各ディジタル装置１に分配する構成を有している。
す構成図であり、局に設置されたクロック供給装置は、
上述の６４ＫＨｚ基本クロック信号と８ＫＨｚ位相同期
信号とを複合（Ｃｏｍｐｏｓｉｔｅ ） Ｌ、１本のバ
スで各ディジタル装置１に分配する構成を有している。
図において、参照数字１−１はクロック分配装置、同数
字１−２はクロック分配バス、同数字１−３はデータ端
局装置、同数字１−４はデータ信号バスである。
字１−２はクロック分配バス、同数字１−３はデータ端
局装置、同数字１−４はデータ信号バスである。
第２図は複合バイポーラ信号（６４ＫＨｚ＋８ＫＨｚ）
と称せられる上述の複合信号の波形を示す図であμ章、
ｔ３−−工−＝１２５μ−０ −８ＫＨｚ なお、上述のようなシステムにおいては、そのシステム
の信頼度を上げる友めに、クロック分配系は現用と予備
との２つの系から構成されている。
と称せられる上述の複合信号の波形を示す図であμ章、
ｔ３−−工−＝１２５μ−０ −８ＫＨｚ なお、上述のようなシステムにおいては、そのシステム
の信頼度を上げる友めに、クロック分配系は現用と予備
との２つの系から構成されている。
第３図および第４図（ａ）〜（６）は従来のクロック切
替回路およびその動作を説明すゐ波形−である。
替回路およびその動作を説明すゐ波形−である。
この回路では、現用／予備□のクロック信号の切替とと
もに６４ＫＨｚおよび８ＫＨｚのクロック信号の抽出を
行う。以下、信号の流れ圧したがって回路の動作を説明
する。
もに６４ＫＨｚおよび８ＫＨｚのクロック信号の抽出を
行う。以下、信号の流れ圧したがって回路の動作を説明
する。
第３図において、現用幹よび予備のクロック供給装置３
−１および３−２から送出され九複合バイポーラ信号（
６４ＫＨ１＋８ＫＨ１） （第４図（ａｌｌ参照）は
バイポーラ・ユ二ボ・−ラ変換回路３−３および３−４
によりそれぞれユニポーラのＣＬＫ儂号（第４図（ｂ）
参照）、ＢＰＩ信号（第４図（Ｃ）参照）およびＢＰ”
２信号（第４図（ｄ）参照）の３信号に変ＣＬＫ信号は
バイポーラ信号の正極性パルスと負極性パルスとの論理
和をと−）たものであり、ＢＰＩ信号は正極性パルスに
対応し、ＢＰ２信号は負極性パルスに対応するものであ
る。
−１および３−２から送出され九複合バイポーラ信号（
６４ＫＨ１＋８ＫＨ１） （第４図（ａｌｌ参照）は
バイポーラ・ユ二ボ・−ラ変換回路３−３および３−４
によりそれぞれユニポーラのＣＬＫ儂号（第４図（ｂ）
参照）、ＢＰＩ信号（第４図（Ｃ）参照）およびＢＰ”
２信号（第４図（ｄ）参照）の３信号に変ＣＬＫ信号は
バイポーラ信号の正極性パルスと負極性パルスとの論理
和をと−）たものであり、ＢＰＩ信号は正極性パルスに
対応し、ＢＰ２信号は負極性パルスに対応するものであ
る。
仁の変換された現用および予備のＣＬＫ信号は、断検出
回路３−６および３−６にそれぞれ入力される。
回路３−６および３−６にそれぞれ入力される。
この断検出回路はＣＬＫ信号の状態を監視し、規定の時
間以上クロック信号断が参続したときには、入力クロッ
ク断と判定し、選択回路３−７．３−８および３−９を
制御して現用／予備のクロック切替を行う。次Ｋ、選択
回路３−７で選択されたＣＬＫ信号は同調回路３−１Ｏ
に入力されこの同調回路のタイきンメ保持特性により入
力の複合バイポーラ信号の断の瞬間から切替が行われる
まで□ の間に′発生ずゐ瞬断が補償され６４ ＫＨｚ 基本
クロック信号３−１１の抽出が完了する。
間以上クロック信号断が参続したときには、入力クロッ
ク断と判定し、選択回路３−７．３−８および３−９を
制御して現用／予備のクロック切替を行う。次Ｋ、選択
回路３−７で選択されたＣＬＫ信号は同調回路３−１Ｏ
に入力されこの同調回路のタイきンメ保持特性により入
力の複合バイポーラ信号の断の瞬間から切替が行われる
まで□ の間に′発生ずゐ瞬断が補償され６４ ＫＨｚ 基本
クロック信号３−１１の抽出が完了する。
選択回路３−８および３−９で選択され九ＢＰＩ信号お
よびＢＰ２信号はバイポーラ・バイオレージ璽ン検出回
路３−１２に入力され、ノ（イボーラ・バイオレージ冒
ンバルスが検出される。次Ｋ、このパルスはバイポーラ
バイオレージ冒ン・しくルス保饅回路３−１３に入力さ
れる。ここでは、）（イボーー・バイオレージ曹ン・）
（ルスがｉビット毎に発生する相関性を利用し、切替時
に擬似的に発生する誤りたバイポーラ・）（イオレーシ
ｌン・パルスをインヒビットする方向で動作する。
よびＢＰ２信号はバイポーラ・バイオレージ璽ン検出回
路３−１２に入力され、ノ（イボーラ・バイオレージ冒
ンバルスが検出される。次Ｋ、このパルスはバイポーラ
バイオレージ冒ン・しくルス保饅回路３−１３に入力さ
れる。ここでは、）（イボーー・バイオレージ曹ン・）
（ルスがｉビット毎に発生する相関性を利用し、切替時
に擬似的に発生する誤りたバイポーラ・）（イオレーシ
ｌン・パルスをインヒビットする方向で動作する。
バイポーラ［相］バイオレージ曹ンバルス保饅回路の出
力の真のバイポーラ・バイオレーション・ノくルスは、
次Ｋ、先に抽出が完了した６４ＫＨｚ基本クロックｔ−
８分周する分周回路３−１４にロードパルスとして印加
され、この分周回路の出力として入力の複合バイポーラ
信号（６４ＫＨｚ手８ＫＨｚ）（Ｑｐ＜イオレーシロン
発生位相に同期した８ＫＨ１の共通位相同期信号３−１
！ｓが抽出される。
力の真のバイポーラ・バイオレーション・ノくルスは、
次Ｋ、先に抽出が完了した６４ＫＨｚ基本クロックｔ−
８分周する分周回路３−１４にロードパルスとして印加
され、この分周回路の出力として入力の複合バイポーラ
信号（６４ＫＨｚ手８ＫＨｚ）（Ｑｐ＜イオレーシロン
発生位相に同期した８ＫＨ１の共通位相同期信号３−１
！ｓが抽出される。
〜１謔した従来方式においては、クロック系の切１１１
ｔ６４ＫＨｔ、 ＨＩＥクロックの断のみを監視するこ
とで行りている。
ｔ６４ＫＨｔ、 ＨＩＥクロックの断のみを監視するこ
とで行りている。
しかしながら、このクロック系の障害モードとし・ては
、８ＫＨｚ共通位相同期信号系の断またはバイポーラ符
号における片極性のみの断等があり、従来方式ではこれ
らの障害を検出できず、障害であるＫも、かかわらず切
替が行われず、したがって障害警報の発生も行われない
ため、障害個所の確定が極めて困難となり、システムの
異常が持続するという致命的な欠点がある。
、８ＫＨｚ共通位相同期信号系の断またはバイポーラ符
号における片極性のみの断等があり、従来方式ではこれ
らの障害を検出できず、障害であるＫも、かかわらず切
替が行われず、したがって障害警報の発生も行われない
ため、障害個所の確定が極めて困難となり、システムの
異常が持続するという致命的な欠点がある。
本発明の目的は上述の欠点を除去したクロック切替方式
を提供すゐことｋある。
を提供すゐことｋある。
本発明の切替方式社、それぞれが基本クロック信号と位
相同期信号とからなる現用および予備用の複合バイポー
ラ信号の切替を行なうクロック切替方弐忙おいて、前記
現用の複合バイポーラ信号をユニポーラ変換して得られ
ゐ単極性の基本タロツク信号の信号断を監視するととも
に前記現用の複合バイポーラ信号の正極性パルス−負極
性、パルスおよび位相同期信号の信号断を監視し、前記
基本クロック信号、前記正極性パルス、前記負極性パル
スおよび前記位相同期信号のうちの少なくと４１つの信
号断を検出したときに現用と予備用との切替を行ないま
す。
相同期信号とからなる現用および予備用の複合バイポー
ラ信号の切替を行なうクロック切替方弐忙おいて、前記
現用の複合バイポーラ信号をユニポーラ変換して得られ
ゐ単極性の基本タロツク信号の信号断を監視するととも
に前記現用の複合バイポーラ信号の正極性パルス−負極
性、パルスおよび位相同期信号の信号断を監視し、前記
基本クロック信号、前記正極性パルス、前記負極性パル
スおよび前記位相同期信号のうちの少なくと４１つの信
号断を検出したときに現用と予備用との切替を行ないま
す。
次に本発明について図面を参照して詳細に説明する。
第５図および１１１Ｅ６図＋１１）〜（ｊ）は本発明の
一実施例を示す構成図およびその動作を説明するための
波形図である。
一実施例を示す構成図およびその動作を説明するための
波形図である。
従来方式と同様に、現用および予備のクロック供給装［
５−１および５−２からそれぞれ送出された複合バイポ
ーラ信号（６４ＫＨｚ＋８ＫＨｚ）はバイポーラ・ユニ
ポーラ変換回路５−３およｄ５−４によりそれぞれユニ
ポーラのＣＬＫ信号（基本クロック）、ＢＰＩ信号（正
極性パルス）およびＢＰ２信号（負極性パルス）の３信
号に変換される。
５−１および５−２からそれぞれ送出された複合バイポ
ーラ信号（６４ＫＨｚ＋８ＫＨｚ）はバイポーラ・ユニ
ポーラ変換回路５−３およｄ５−４によりそれぞれユニ
ポーラのＣＬＫ信号（基本クロック）、ＢＰＩ信号（正
極性パルス）およびＢＰ２信号（負極性パルス）の３信
号に変換される。
この変換された現用および予備のＣＬＫ信号はそれぞれ
６４ＫＨｚ基本クロック断検出回路５−５および５−６
に入力され、Ｂ′Ｐｌ信号およびＢＰ、 ・′］ ２信号も同様にバイポーラ・バイオレージ、ン検出回路
５−７および５−８に入力される。
６４ＫＨｚ基本クロック断検出回路５−５および５−６
に入力され、Ｂ′Ｐｌ信号およびＢＰ、 ・′］ ２信号も同様にバイポーラ・バイオレージ、ン検出回路
５−７および５−８に入力される。
このパイポ′−ラ・バイオレージ冒ン検出回路５−７お
よび５−８の出力信号であるバイポーラΦバイオレージ
曹ンバルスはそれぞれ８ＫＨ’、共通位相同期信号断検
出回路５−９および５−１０に入力される。
よび５−８の出力信号であるバイポーラΦバイオレージ
曹ンバルスはそれぞれ８ＫＨ’、共通位相同期信号断検
出回路５−９および５−１０に入力される。
断検出回路５−５．５−６．５−９および５−１０はＣ
ＬＫ信号あるいはバイポーラバイオレージ■ン・パルス
（Ｂ Ｐ）を監視し、規定の時間以上信号断が酷続した
ときＫは、入力複合バイポーラ信号（６４ＫＨｚ＋８Ｋ
Ｈｚ）の断と判定し、選択回路５−１１および５−１２
ｔ−制御して現用／予備の切替を哲う。
ＬＫ信号あるいはバイポーラバイオレージ■ン・パルス
（Ｂ Ｐ）を監視し、規定の時間以上信号断が酷続した
ときＫは、入力複合バイポーラ信号（６４ＫＨｚ＋８Ｋ
Ｈｚ）の断と判定し、選択回路５−１１および５−１２
ｔ−制御して現用／予備の切替を哲う。
選択回路５−１１で選択されたＣＬＫ信号は従来方式と
全く同様に同調回路５−１：ｌ：入力され６４ＫＨｚ基
本クロック信号の抽出が行われる。
全く同様に同調回路５−１：ｌ：入力され６４ＫＨｚ基
本クロック信号の抽出が行われる。
選択回路５−１２で選択されたＢＰ信号はバイポーラ拳
バイオレージ冒ンパルス保膜回路５−１４に入力され従
来方式と１間様に真のバイポーラバイオレージ冒ン拳パ
ルスの抽出が行われ、このｆｉｌｌされたパルスが６４
ＫＨｚ基本クロックを８分周する分周回路５−１５にロ
ードパルスとして印加され、この結果、入力の複合バイ
ポーラ信号（６４ＫＨｚ＋８ＫＨｚ） のバイオレー
ジ冒ン発生位相ニ同期したｊＫＨ２の共通位相同期信号
の抽出が完了する。
バイオレージ冒ンパルス保膜回路５−１４に入力され従
来方式と１間様に真のバイポーラバイオレージ冒ン拳パ
ルスの抽出が行われ、このｆｉｌｌされたパルスが６４
ＫＨｚ基本クロックを８分周する分周回路５−１５にロ
ードパルスとして印加され、この結果、入力の複合バイ
ポーラ信号（６４ＫＨｚ＋８ＫＨｚ） のバイオレー
ジ冒ン発生位相ニ同期したｊＫＨ２の共通位相同期信号
の抽出が完了する。
次に本方式の切替例を第４図（ａ）〜（６）と第６図（
ａ）〜（ｊ）との対応で説明する。
ａ）〜（ｊ）との対応で説明する。
第４図１ｍ）は正常な複合バイポーラ信号（６４ＫＨｚ
＋ ８ ＫＨｚ ）を示し、このときのＣＬＫ信号、Ｂ
Ｐ１信号およびＢＰ２信号をそれぞれＩＦ５図（ｂｌ
、 （Ｃ）および（ｄ）Ｋ示す・。
＋ ８ ＫＨｚ ）を示し、このときのＣＬＫ信号、Ｂ
Ｐ１信号およびＢＰ２信号をそれぞれＩＦ５図（ｂｌ
、 （Ｃ）および（ｄ）Ｋ示す・。
１１１４図（６）はＢＰＩ信号およびＢＰ２信号から抽
出されたバイポーラ・バイオレーション・パルス（ＢＰ
）を示す。
出されたバイポーラ・バイオレーション・パルス（ＢＰ
）を示す。
第６図（ａ）は８ＫＨｚの位相同期信号が障害によ抄送
出されなくなったときの入力バイポーラ信号を示し、こ
れに対応するＣＬＫ信号、ＢＰＩ信号、ＢＰ２信°号お
よびＢＰ信号をそれぞれ第６図（ｂ）。
出されなくなったときの入力バイポーラ信号を示し、こ
れに対応するＣＬＫ信号、ＢＰＩ信号、ＢＰ２信°号お
よびＢＰ信号をそれぞれ第６図（ｂ）。
（Ｃ） 、 （ｄ）および（６）に示す。
ｉた、鎮６図（ｆｌ バイポーラパルスの片極性（こ
の場合、′正極側）が異常な場合の入力信号を示し、こ
れに対応するＣＬＫ信号、ＢＰＩ信号、ＢＰ２信号およ
びＢＰ信号をそれぞれ第６図（ｇ）。
の場合、′正極側）が異常な場合の入力信号を示し、こ
れに対応するＣＬＫ信号、ＢＰＩ信号、ＢＰ２信号およ
びＢＰ信号をそれぞれ第６図（ｇ）。
（ｈ） 、 （五）および（ｊ）＆Ｃ示す。
従来方式では基本クロック信号（鎮６図（ｂ）および（
ｇ））のみの信号断を検出しているので第６図ｔａｌお
よび（ｆ）Ｋ示すような入力信号障害を検出し現用／予
備の切替を行う事ができないが本発明の方式では検出す
ることができる。
ｇ））のみの信号断を検出しているので第６図ｔａｌお
よび（ｆ）Ｋ示すような入力信号障害を検出し現用／予
備の切替を行う事ができないが本発明の方式では検出す
ることができる。
以上、本発明には、通信システムの信頼性の向上を達成
できるという効果がある。
できるという効果がある。
第１図はディジタル・データ網における局内共通りロッ
ク分配系を示す構成図、１１２図は複合バイポーラ信号
の波形図、第３図は従来方式のクロック切替方式の構成
図、第４図（ＩＩ）〜（６）は＠３図の各部の動作波形
図、第５図は本発明の一実施例を示す構成図および１１
６図（１）〜（幻は障害発生時の本実施例の各部の動作
波形図である。 図において、１÷１・・・・・・クロック分配装置、１
−２・・・・・・クロック分配バス、１−３・・・・・
・データ端局装置、１−４・・・・・・データ信号パス
、３，５・・・・・・クロック分配装置、３−１．３−
２．５−１．５−２ ・・・・・・り。 ツク供給装置、３−３．３−４．５−３．５−４・・・
・・・バイポーラ・ユニポーラ変換回路、３−５．３−
６．５−５．５−６・・・・・・基本クロック断検出回
路、３−７゜３−８．３−９．５−１１．５−１２・・
・・・・選択回路、３−１０．５−１２・・・・・・同
調回路、３−１２．５−７．５−８・・・・・・バイポ
ーラバイオレージ１ン検出回路、３−１３．５−１４・
・・・・・バイポーラバイオレージ曹ンバルス保護回路
、３−１４．５−１５・・・・・・分周回路、穿１酋Ａ 〉 を２回
ク分配系を示す構成図、１１２図は複合バイポーラ信号
の波形図、第３図は従来方式のクロック切替方式の構成
図、第４図（ＩＩ）〜（６）は＠３図の各部の動作波形
図、第５図は本発明の一実施例を示す構成図および１１
６図（１）〜（幻は障害発生時の本実施例の各部の動作
波形図である。 図において、１÷１・・・・・・クロック分配装置、１
−２・・・・・・クロック分配バス、１−３・・・・・
・データ端局装置、１−４・・・・・・データ信号パス
、３，５・・・・・・クロック分配装置、３−１．３−
２．５−１．５−２ ・・・・・・り。 ツク供給装置、３−３．３−４．５−３．５−４・・・
・・・バイポーラ・ユニポーラ変換回路、３−５．３−
６．５−５．５−６・・・・・・基本クロック断検出回
路、３−７゜３−８．３−９．５−１１．５−１２・・
・・・・選択回路、３−１０．５−１２・・・・・・同
調回路、３−１２．５−７．５−８・・・・・・バイポ
ーラバイオレージ１ン検出回路、３−１３．５−１４・
・・・・・バイポーラバイオレージ曹ンバルス保護回路
、３−１４．５−１５・・・・・・分周回路、穿１酋Ａ 〉 を２回
Claims (1)
- それぞれが基本クロック信号と位相同期信号とからなる
現用および予備用の複合バイポーラ信号の切替を行なう
クロック切替方式において、前記現用の複合バイポーラ
信号をユニポーラ変換して得られる単極性の基本クロッ
ク信号の信号断を監視するとともに前記現用の複合バイ
ポーラ信号の正極性パルス、負極性パルスおよび位相同
期信号の信号断を監視し、前記基本クロック信号、前記
正極性ノ≦ルス、前記負極性パルスおよび前記位相同期
信号のうちの少な−くとも１つの信号断を横用、、した
と亀に現用と予備用との切替を行なうことを％徴・とす
るクロック切替方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56141182A JPS5843021A (ja) | 1981-09-08 | 1981-09-08 | クロツク切替方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56141182A JPS5843021A (ja) | 1981-09-08 | 1981-09-08 | クロツク切替方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5843021A true JPS5843021A (ja) | 1983-03-12 |
Family
ID=15286053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56141182A Pending JPS5843021A (ja) | 1981-09-08 | 1981-09-08 | クロツク切替方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5843021A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6063633A (ja) * | 1983-09-16 | 1985-04-12 | Sanyo Electric Co Ltd | ディスクコントロ−ラのクロック制御回路 |
| JPH0374046U (ja) * | 1989-11-21 | 1991-07-25 |
-
1981
- 1981-09-08 JP JP56141182A patent/JPS5843021A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6063633A (ja) * | 1983-09-16 | 1985-04-12 | Sanyo Electric Co Ltd | ディスクコントロ−ラのクロック制御回路 |
| JPH0318207B2 (ja) * | 1983-09-16 | 1991-03-12 | Sanyo Electric Co | |
| JPH0374046U (ja) * | 1989-11-21 | 1991-07-25 |
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