JPS5842657B2 - ヒヨウホンソクドテイゲンカイロ - Google Patents

Description

【発明の詳細な説明】 本発明はディジタル信号処理における標本速度低減回路
に関する。

従来アナログ技術で行なわれていた変復調、沢波等の信
号処理をディジタル的に行なうことが現実的に可能にな
ってきた。

このようなディジタル信号処理ではまず標本化によって
アナログ信号を時間的に離散的な信号に変換することが
必要になる。

この標本化の速度は標本化定理を容易に満足し得る範囲
で可能な限り低く抑えた方がディジタル信号処理装置の
所要演算量を少な（できる。

このためディジタル信号処理装置の内部では単一の標本
速度を用Ｌ・るよりも各処理段階毎に扱っている信号帯
域に応じた標本速度に変換することが必要になる。

このような標本速度の変換にあたっては標本化周波数の
整数倍の点におけるイメージや折返し雑音の取扱いに特
別の考慮を必要とする。

一般にｆｓ標本／秒の標本速度をもつ信号の有効帯域は
−ｆｓ／２ （Ｈ７）よりｆｓ／２（Ｈｚ、１迄の範囲
であり、ｎを整数とするとき（ｎ−ｆｓｆｓ／２’）（
Ｈｚ 〕より（ｎ−ｆｓ＋ｆｓ／２）（Ｈｚ）の間の周
波数領域ではｎの値如何によらずｎ＝ｏの場合と同一の
スペクトラムが繰返される。

すなわち標本化された信号に於ては実質的に意味のある
周波数範囲、つまり独立なスペクトラム成分を含み得る
周波数範囲は−ｆ ｓ ／２（Ｈｚ ）からｆ ｓ／２
ＣＩ（ｚ ）の間に限定される。

また信号が複素信号でなく実信号の場合には負の周波数
領域にあるスペクトラム成分は正の周波数領域にあるス
ペクトラム成分とｏ（Ｈｚ）を中心とする対称関係にあ
り、ｆｓ標本／秒の標本速度をもつ信号の有効帯域は０
（Ｈ２）からｆｓ／２（Ｈｚ、ｌの範囲となる。

第１図は信号の標本速度をｆｓｌ標本／秒からｆｓ２標
本／秒に低減する過程をスペクトラム上の変化として説
明するための図で、ｆｓｌとｆｓ２ の関係を具体的に
ｆｓ１＝３・ｆｓ２として例示している。

ｆｓ１標本／秒の信号をｆ ８２ ＝ ｆ ｓ −／ａ
標庫／秒の信号に速度低減するということは最終的に興
味の対象となる信号帯域が（ｎ−ｆｓ１ｆｓ１／６ ）
（Ｉ（ｚ ）より（ｎ −ｆｓ１＋ｆｓ、／６） （Ｈ
ｚ ）の間ということになる。

□第１図１のａ及びａ′と表示された部分がその周波
数領域を示している。

第１図１のｂ 、 ｂ’の部分は最終的には不要な信号
成分の含まれる周波数領域を示す。

第１図１〜３は一般的に横軸を周波数、縦軸を電力スペ
クトラム密度として信号スペクトラムを模疑的に表わし
たものであるが、あくまで標本速度低減過程を説明する
ための便宜上のものであって、ａ 、 ａ’ 、 ｂ
、 ｂ’と表示した部分のスペクトラムの形自体には特
別な意味はない。

標本信号の性質からａとａ′、ｂとｂ′はそれぞれ同一
信号成分をあられしている。

第１図１に示したｆｓ１標本／秒の信号をｆｓ２＝ｆ
８１ ／ ａ標本／秒の速度で直接再標本化すると、第
１図１でｆｓ２〔Ｈ２〕の整数倍にあたる周波数は再標
本化操作によってＤＣ（−０（Ｈｚ））になる。

したがって第１図１に示したａ’、ｂ、ｂ’等の周波数
領域にある信号成分は全てａの信号成分に折り重なるこ
とになる。

これら折重なる成分の内ａ′はａと同一成分であるから
問題ないが、ｂ 、 ｂ’はａとは異なる信号成分であ
るので再標本化により混変調を生ずることになり本来の
信号を忠実に再現できなくなる。

これを避けるためには再標本化に先立って第１図２に示
すようにフィルタにより不要信号成分をあらかじめ抑圧
しておく必要がある。

第１図２では第１図１のｂ 、 ｂ’なる周波数領域の
信号成分が抑圧され、（ｎ−ｆｓｌｆｓ、ｔ／ａ）（Ｈ
ｚ）から（ｎ−ｆ ｓｔ ＋ ｆｓ□７６） （Ｈｚ
、ｌ迄の信号成分だけを含む、ｆｓｌ標本／秒の信号と
なっている。

このようにした後ｆｓ２ＣＨｚ、ｌで再標本化すれば第
１図３に示すように折り重ね雑音の混入を防いで標本速
度低減ができる。

第１図３に於てａ 、＆’２ ／ 、ａｌ／ｌの周波数
領域にある信号成分は全て同一である。

、第２図は上述のごとき機能を有する標本速度低減回路
の公知例を示す図である。

図中１は入力端子、２はディジタル低域沢波器、３は標
本化回路、４は出力端子を示す。

端子１にｆｓ１標本／秒の速度の信号が与えられるとＰ
波器２でｆｓ２／２以上の成分を抑圧した後、標本化回
路３でｆｓ２標本／秒の速度で再標本化すなわち標本速
度の低減が図られる。

このためのＰ波器としては第２図の破線内に示すような
タップ付遅延回路５と定数係数乗算器６，７，８．・・
・・・・、９，１０および各乗算器出力の和を求める加
算器１１．からなる非巡回形ｆ波器が一般に広く用いら
れる。

非巡回形Ｐ波器の動作は、標本時点ｉに於ける入力標本
信号なＸｉ、出力標本信号をｙｉ （ｉ ＝−■、・・
・・−・、−１，０，１，２、・・・・・・、ｏＯ）、
タップ付遅延線の第ｊ番タップに接続された乗算器に与
えら、れる定数係数をｇ、（ｊ＝０．１、・・・・・・
、ｍ：ｍは正の整数）とコ すると次の式によって記述できる。

すなわち、今端子１に入力信号Ｘｉ が与えられたと
すると、タップ付遅延線５を通して乗算器９および１０
にはそれぞれｘｉ−（ｍｔ） およびＸｌ−ｍが与えら
れ、これらの乗算器に於いてそれぞれｇＯｏＸｉ−ｇｔ
ｏＸｌ−１・ｇ２°Ｘｉ ２・°°。

・・・、ｇｍ−ｔ・ｘｉ−（ｍ−ｔ’ ） 、ｇｍ ”
Ｘｌ−ｍが□計算され、加算器１１に於てそれら乗算結
果が全て加算される。

この沢波器の特性は定数係数の組（ｇｊ）：（ｊ＝０．
１、・・・・・・、ｍ）によって決定される。

帯域内を十分平坦とし阻止域減衰量を大きくするために
は次数ｍを充分大きくしなげればならず、数１０次以上
の次数になることもまれでない。

ｍ次の沢波器を実現するためには（ｍ ＋ １ ）タッ
プの遅延回路、 （ｒｎ＋ １ ）個の乗算器、ｍ個の
加算器を必要とし回路的に極めて大規模になる。

本発明は沢波器の出力が標本化回路により、（ｆｓ２／
ｆｓ１） 回に１回の割でしか用いられないことを利
用して回路の大幅な簡略化を可能にした標本速度低減回
路を提供することを目的としたもので、以下に図面を用
いて詳細に説明する。

本発明は、ｆｓ１標本／秒の入力信号をｆｓ２−＝ｆｓ
１／ｋ（ｋは任意の正整数）標本７秒に標本速度低減し
得るもので、非巡回形沢波器のタップ数（次数＋１）は
ｋの整数倍、すなわちｎＸｋに選んだときもつとも効果
が太きい。

ｎおよびｋの如何なる値に対しても本発明は有効である
が、以下の説明ではｎ＝３、ｋ＝７の場合を例にとり説
明する。

第３図において２０はｆｓ１標本／秒の信号入力端子、
２１は（ｆｓ□／ｋ ）標本７秒に速度低減された信号
出力端子、２２はタイミングパルス発生回路、２３は入
力信号内の不要周波数成分を抑圧するためのＰ波器の定
数係数（すなわち或１）に於けるｇｊの値）の発生回路
、２４，２５，２６は入力信号と係数発生回路２３の出
力の標本値毎の積をとる乗算器、２７，２８，２９は乗
算器２４゜２５．２６０出力を（ｎＸｋ）標本点にわた
り累算する累算器、３０，３１．３２は累算器２７゜２
８．２９０出力を（ｎＸｋ）標本点に１標本の割合で端
子３６，３７，３８に与えられるパルスにより標本抽出
する回路、３３は標本抽出回路３０．３１．３２０出力
を合成する回路である。

３０，３１，３２，３３全体を以後出力回路と称する。

第３図の入力端子２０にはｆ ｓ １標本／秒の入力信
号（Ｘ・＝−■、・・・・・・、−２、−１，０，１，
２、・・・・・・ ＯＯ）が与えられる。

第４図１はこの入力信号Ｘｉ の到来時刻を示すもの
で、金量左端のマスに到来する入力信号を仮にＸ−２１
とすれば、以後順次右側のマスはＸ −２０％ Ｘ−１
９、・・・・・・、ＸＩ、ｘ□、ｘｌ、Ｘ２、・・・・
・・なる信号の時刻を示し、最右端のマスにはＸ１８が
入る。

この入力信号は乗算器２４．２５，２６ｏ被乗数として
共通に供給される。

乗算器２４，２５，２６には１係数発生回路２３、から
、それぞれの乗数として第４図２〜４に示す定数係数ｃ
１、Ｇ２、Ｇ３が係数発生回路２３から供給される。

定数係数０１、Ｇ２、Ｇ３はＨＸｋ（＝２１）標本分の
長さを有する係数（ｈｊ） が繰返したものであり、
ｃｌ、Ｇ２、Ｇ３の関係は第４図２，３，４に示すごと
（ｋ（−７）標本分づつ始点がシフトしている。

このｎＸｋ個の係数（ｈｊ） の値は帯域内利得偏差
、しゃ筒周波数、阻止域減衰量を与えれば、非巡回形低
域沢波器のインパルス応答として容易に設計できる。

このような係数発生回路を実現する一つの具体例として
はＲＯＭ（読出し専用メモリ）の使用が挙げられる。

すなわちＲＯＭにあらかじめ計算した３組の係数値（ｈ
ｏ、ｈｌ、・・・・・・、ｈｌｏ、ｈ２ｏ ）、ｈｌ４
− ｈｌ５、・・・・・・、ｈ２０− ｈｏ、・・””
、ｈ１３）、（ｈ７、ｈ８、・・・・・・、ｈ２ｏ、ｈ
ｏ、・・・・・・、ｈａ）値を格納しておき、入力信号
の変化に同期してタイミング回路２２からアドレス指定
パルスを３５に加えてこれを読出してやればよい。

乗算器２４，２５，２６では入力信号と定数係数の積が
とられ、乗算結果Ｐ１．Ｐ２．Ｐ３がそれぞれ累算器２
７，２８，２９に与えられる。

例えば入力信号がＸ。

のときにはＰｌ−ｈ２ｏ−Ｘｏ、Ｐ２−ｈ１３・Ｘｏ、
Ｐ３−ｈ６・Ｘｏ となる。

したがってＰｉ 、Ｐ２．Ｐ３は第４図５に示すごとく
入力信号と等しく ｆｓ１標本／秒の速度で生ずる。

累算器２７，２８，２９では、時間的に最初の係数り。

に対応する積Ｐ１．Ｐ２．Ｐ３の値を初期値として以後
ｎＸｋ標本分の積を累算する。

□この累算器は第３図の破線内に示すように加算器１０
０、置数器２００および禁止回路３００により構成でき
る。

端子３６，３７，３８に係数り。に対応する時点を示す
タイミングパルスＧ１．Ｇ２゜Ｇ３（第４図６，９，１
２）が与えられたとき禁止回路３００の出力は第４図７
，１０，１３に示すように強制的にＯとなり、置数器２
００には加算器１００を通して今までの置数器内容に関
係なく乗算器出力そのものが入力される。

次のタイムスロットからは禁止回路３００は、置数器２
００の出力を直接加算器１００に伝えるため乗算器出力
は置数器の内容に累算されていく。

次に再びタイミングパルスＧｌ 、Ｇ２ 、Ｇ３が加わ
ったとき置数器内容は標本抽出回路３０，３１，３２に
より第４図８．ＩＣｌ３に示すごとく抽出され、合成回
路３３を通して端子２１に第４図１５のごと（出力され
る。

同時に累算器では新しい累算が開始される。

上記の動作をさらに具体的に記述すると次のようになる
。

今、第４図６の最初のパルスが生じて、累算器２７にＰ
１＝ｈ□−ｘ ２ｏが入力され、内部置数器２００が
セットされたとする。

Ｐｌの値は以後順次ｐｉ＝ｈ１・Ｘ−１９、ｐｌ＝ｈ２
・Ｘ−１８・・・・・・・、Ｐ１＝ｈ２ｏ−Ｘｏと変化
し、これらが累算されて行くので、Ｐｌ−ｈ２ｏ−Ｘｏ
が入力された時点で内部置数器２０００Å力は ０ ｊ三。

ｈ２ｏ−ｊ−Ｘ−ｊ−（ｙｏ）となり、１タイムスロツ
ト遅れてこの値がＤｌとして出力される。

累算器２８では第４図９の最初のパルスが生じた時点で
Ｐ２−ｈｏ−Ｘ−１３が入力され、以後Ｐ ２ ＝ｈ１
・Ｘ−１２、Ｐ２＝ｈ２・Ｘ−１０、・・・・・・、Ｐ
２−ｈ２ｏ−ｘ７が累算され、第４図９の２番目のパル
ス時点でのＤ２の値として 、Σｈ２ｏ−９”Ｘ７−ｊ（−ｙ７）が出力される。

Ｊ、 Ｊ 同様に第４図１２の２番目のパルス時点での出力Ｄ３の
値は、Σ）１２ｏ−・” Ｘ１４−ｊ （＝ｙ１４ ）
Ｊ＝Ｑ Ｊ となる。

ところでｈ２ｇ−ｊを）１２ｏ −ｊ −ｇｉ とし
て置換して考えれば、上記のｙ。

Ｎｌ２、ｙ１４はそれぞれ、Σｇｊ”−Ｊ・ 、−８ｇ
ｊ″Ｘ ７− ｊ・ Σ Ｊ Ｊ ０ 、Σ ｇ・・Ｘ１４ ・ と書き直され、これは式（
１）％式％ でｍ−２０とした場合の沢波器出力 ｙｉ＝、Σｇｊ−Ｘｉ−ｊのｉ＝０．７．１４に於、１
＝０ ける値に他ならない。

第２図の公知例では、式（１）の計算を各標本点毎に行
なって（・・・−・・、ｙ−ｔ、ｙｏ、ｙい・・・・・
・）を求めた後、その出力をｋ（＝７）標本点毎に再標
本化して（・・・・・・、Ｖ−７、ｙｏ、ｙ７、ｙ１４
、・・・・・・）なる１ ／ｋ （−１／７ ）に速度
低減された出力を得ていた。

これに対し、本発明では最終的に必要な１／ｋ（＝１／
７）に速度低減された出力を直接得ている。

両方式共、特性上差異のないことは明らかであるが、バ
ードウニア面で比較すると、第２図の方法では出力を１
／ｋに速度低減するにも拘わらずｎＸｋ個の乗算器およ
□びｎＸ１（−１の加算器を必要とするのに対しン本曳
明ではｎ個の乗算器とｎ個の累算器ですむという大きな
差異がある。

また次数が大きい場合特に回路規模の犬となるタップ付
遅延回路も本発明によれば不要となる。

本発明はｋが大になる程効果的である。

こめように本発明によれば、従来方式に比較して極めて
簡単な構成により標本速度低減回路が実現でき、ディジ
タル信号処理装置の小形化、経済化、高信頼度化に資す
ること非常に犬である。

なお、本発明は直列符号または並列符号いずれに対して
も適用可能であることはもちろんである。

また多重信号に対しても累算器内置数器に各通話路毎の
記憶セルを用意することにより適用できる。

さらに、上記実施例では乗：算器および累算器等を物理
的にｎ組用いる場合を示したが、これらの動作速度に余
裕がある場合には多重使用することによって機能的に同
一の効果を得ることができ、このような使用も本発明の
範囲に含まれるべきである。

なおこの場合には置数器内の記憶セルはｎ組分独立に必
要とされることは当然である。

またさらに、上記実施例においてはｎ組の乗算器に互い
にｋづつシフトしたｎ組の定数係数を与えたが、ｎ組の
乗算器に同一の係数を与え、代りにｎ組の乗算器に与え
る入力なに標本づつずらせてもよい。

この場合にも最後にｎ組の累算器出力を時分割多重する
に際し遅延を導入することによって第４図１５と同一の
出力を得ることが可能である。

【図面の簡単な説明】

第１図は標本速度低減過程を説明するための図で、１は
ｆｓ１標本／秒の信号の周波数スペクトル、２は沢波器
により不要成分を抑圧した後の周波数スペクトル、３は
ｆｓ２標本／秒に速度低減した後の周波数スペクトルを
示す。 第２図は標本速度低減回路の公知例を示す図で、２が低
域通過沢波器、３が再標本化回路である。 第３図は本発明による標本速度低減回路の一実施例を示
す図で、２２はタイミング回路、２３は係数発生回路、
２４゜２５．２６は乗算器、２７，２８，２９は累算器
、３０．３１，３２は標本抽出回路、３３は合成回路で
ある。 第４図は第３図の実施例の動作を説明するための図であ
る。

Claims (1)

【特許請求の範囲】
1. １ ｋおよびｎを任意の正整数とするとき、ｆｓ１標本
   ／秒の入力信号をｆｓ２＝ｆｓｌ／に標本７秒の信号に
   変換する場合において、入力信号を共通被乗数とするｎ
   組の乗算器と、該ｎ組の乗算器の出力をｎＸｋ標本区間
   にわたりそれぞれ累算するｎ組の累算器と、該ｎ組の累
   算器の各最終累算値を再標本化し時分割出力する出力回
   路と、前記ｎ組の乗算器にｎＸｋ個の定数係数を乗数と
   して周期的に供給する係数発生回路と、前記各回路の動
   作を制御するタイミング回路とにより構成されたことを
   特徴とする標本速度低減回路。