JPS5840959A - 時分割通話路試験用ハイウエイ引込方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発−は１時分割電話交換機等における時分割通話路試
験用ハイウェイの引込方式に関するものである。

時分割電話交換機＊における時分割通話路は。

普通高多重で使用されているため１つの障害が及ぼす影
響が大きく、障害の早期発見が強く豊水される。また現
用装置或は予備装置の予費保全と予備切替後の障害装置
の試験・診断機能の充実が重要となる。このため時分割
通話路に対しては１時分割通話路の時分割ハイウェイ（
以下単にハイウェイと呼ぶ）を引込み、当紘ハイウェイ
の任意のタイムスロットにアクセスし。

当該タイムスロットのビット列を抽出し、或は当該タイ
ムスロットに試験符号ビット列を挿入して時分割通話路
の正常性を検証するための時分割通話路試験装置が必要
となる。この場合の引込方式としては従来の空間分割電
話交換機等で使用されている技術を適用することが考え
られる。

第１図はＮ本のハイウェイを収容する時分割通話路装置
を例にとり、上記の技術を時分割通話路試験用ハイウェ
イ引込方式に適用した場合の１ｆ４を示す構成図である
。ｓｌ−において。

２０は時分割通話路試験装置を示し、当該時分割通話路
試験装置２０は、Ｎ本のハイウェイ１１１〜１１Ｎ或は
Ｎ本の出ハイウニ）　１２１−１２Ｎの中の１本を選択
回路１６１或は１６２により選択し試験用ハイウェイと
して引込み、伝送路−ヒで使用される論理及び電気レベ
ルの信号を交換機内で使用する論理及び電気レベルの信
号に変換する信号変換回路５２１と５２２を有する。ま
た試験用ハイウェイの位相を′時分割通話路試験装置２
０のクロック位相及びフレーム位相に合せる位相合せ回
路３６１と５６２．任意のタイムスロットにアクセスし
て＃！！ｉ該タイムスロットの信号を抽出する信号抽出
回路２１１と２１２．試験用ハイウェイの任意のタイム
スロットにアクセスして６該タイムスロットに試験符号
ビット列を挿入する信号挿入回路２２１と２２２０時分
割通話路試験鉄置内の各装置を時分割的に接続する時間
スイッチ２５゜試験符号ビット列送信回路２７．試験符
号ビット列受信回路２８．信号抽出回路２１１と２１２
及び試験符号ビット列送信回路２７の信号を時間スイッ
チ２５のハイウェイに乗せるために多重化する多重回路
２４１時間スイッチ２５のハイウェイ上の信号を信号挿
入回路２２１或は２２２若しくは試験符号ビット列受信
回路２１１に分配する分配回路２６゜信号挿入回路２２
１或は２２２で任意のタイムスロットに試験符号ビット
列を挿入した試験用ハイウェイの信号を伝送路上の信号
に変換する信号変換回路５４１と５４２を有する。さら
に試験用ハイウェイと入ハイウェイ１１１−１１Ｎ或は
出ハイウェイ１２１〜１２Ｎのいずれか一方を選択する
Ｎ個の選択回路１４１−１４７Ｖ或は１５１　Ｐ−１５
Ｎのいずれか１個に分配−路１７１或は１７２を通して
切替信号を送出する切替信号送出回路２墨１と２５２゜
そして時分割通話路試験装置２０内の各ｉｌｌを制御す
る制御回路２！を有する。尚、第１図において、餉御鴎
路２９から各装置への制御線は省略しである。

また、ネットワーク１０儒にも信号変換回％　１５０１
〜ＳＯＳと１１１　Ｐ−５１Ｎ　ｍ及びハイウェイの位
相をネットワーク１０のクロック位相及びフレーム位相
に音せる位相会せ回路１１５１４１ＳＮが設けられ【い
る０時分割通話路試験用ハイウェイ引込方式は、ネット
ワーク１００入ハイウエイ儒ぐも出ハイウエイ側でも同
一であるため、第１図における入ハイウエイ側の時分割
通話路試験用ハイウェイ引込に関する部分を抜き出した
第２１１を用いて、かかる時分割通話試験用ハイウェイ
引込方式をｌｌ！羽する。

通常の場倉、即ち試験符号ビット列を挿入する必要のな
い場合には１選択回路１４１〜１４Ｎは入ハイウェイ１
１１〜１１Ｎを選択してネットワーク１０に＠号を供給
する。試験符号ビット列の抽出を行う場合には、Ｎ本の
入ハイウェイ１１１〜１１Ｎの中から１本を選択回路１
６１により選択し。

試験用ハイウェイとして時分割通話に駿装置２０に引込
み、信号変換回路３２１により変換機側の信号に変換し
１位相合せ回路５６１により試験用ハイウェイの位相を
時分割通話路試験装置２０のクロック位相及びフレーム
位相に合せた後、信号抽出−路′２１１に送る。信号抽
出回路２１１ではタイミング抽出回路４１で抽出した試
験用ハイウェイのタイミングをもとに抽出タイミング作
成回路４２１で試験用ハイウェイから抽出すべ靜ビット
列のタイミングでゲート５１を開き試験用ハイウェイか
らビット列を抽出し、多重囲路２４と時間スイッチ２５
及び分配回路２６を用いて信号抽。

出回路２１１と試験符号ビット列受信回路２Ｂとを接続
する。そし【先に信号抽出回路２１１で抽出した信号を
試験符号ビット列受信回路２８で受信し、入ハイウエイ
側であるなら１例えば前位局からの試験符号ビット列を
受信し伝堺路の正常性を検証したり、音声ビット列を受
信し前位局との間で試験通話を行ったりする。−刃出ハ
イウェイ上であるなら１例えば入ハイウエイ側で挿入し
ネットワークを通過した試験符号ビット列を受信しネッ
トワークの正常性を検証したり。

出トランクから送出される信号を受信し轟該出トランク
の正常性を検証したり醇の試験を行う。

１−試験符号ビット列の挿入を行う場合には、多重回路
２４と時間スイッチ２５及び分配回路２４を用いて信号
挿入回路２２１と試験符号ビット列送信回＄　２７とを
接続し、試験符号ビット列送信回路２７から試験符号ビ
ット列を償号挿入ｗＡ銘２２１に！１ｍする。信号挿入
１１ｊ１２２１では、タイミング抽出回路４１で抽出し
た試験用ハイウェイのタイミングをもとに挿入タイミン
グ作成回路４２２で試験用ハイウェイに挿入すべきビッ
ト列のタイミングでセレクタ５２を試験符号ビット列側
に倒し、試験用ハイウェイ上の挿入すべきビット位置に
試験符号ビット列を挿入する。しかる後。

信号変換回路５４１で伝送路上で使用する信号に変換し
て選択回路１４１〜１（７Ｖに送出し、一方切替信号送
出回路２５１からハイウェイ指定の切替信号を例えば１
フレーム分送出し、その切替信号送出中分配回路１７１
により試験用ハイウェイとして時分割通話試験装置２　
ＯＫ引込んだ入ハイウェイ１１１〜１１７Ｖを収賽する
選択回路１４１Ｓ１４７Ｖを動作させ、試験符号ビット
列を挿入した試験用ハイウェイとネットワーク１０とを
接続する。そして、試験符号ビット列を利用し【１例え
ば入トランクの機能の正常性を検証し、たり。

入ハイウエイ側で挿入した試験符号ビット列を出ハイウ
エイ側の信号抽出回路で受信しネットワークの正常性を
検証したり、出ハイウエイ側の信号挿入（ロ）路である
なら例えば出ハイウェイに試験符号ビット列を挿入し、
１１位局の入ハイウエイ側の信号抽出回路で受信し伝送
路の正常性を検証したり、音声ビット列を挿入し後位局
との間で試験通話を行ったり等の試験を行う。

ところが、このような時分割通話路試験用ハイウェイ引
込方式は、試験用ハイウェイの引込を局内伝送路上で行
っていたため、信号変ＩＩＩ回路例えば１２１と５４１
が時分割通話路試験装置２０に必葺となり、また、試験
用ハイウェイの方が時分割通話試験装置２０に引込まれ
る分だけ経路が長くなり、各種回路も挿入されるため遅
延時間が生じ、ハイウェイと試験用ハイウェイとを入替
える際、幽諌ハイウェイ上のデータに影響を与えるとい
う欠点を持っている。

前者の欠点は１例えば第Ｓ図に示すように試験用ハイウ
ェイの引込＆をネットワーク１０の直前、ｌ［後−で行
えば解決できる。しかし、後者の欠点は、信号変換回路
例えば６２１と１４１が挿入されない分だけ緩和される
が解決はされない。

後者の欠点はｌＩｔ図ｔ　１１２図に示す方式でも菖５
図で示す方式でも同一であるため、入ハイウエイ側の時
分割通話路試験用ハイウェイ引込に関する部分を抜き出
した第５１ｉｌを用いて後者の欠点をさらに詳しく説明
する。尚％ｊＩｉ図では。

試験ハイウェイの位相をネットワークのフレーム位相と
クロック位相に合せる試験用ハイウェイ位相会せ１踏例
えば１８１が設けられている。

第Ａｌｌに示す時分割通話路試験用ハイウェイ引込方式
は、試験符号ビット列の挿入を行う場會に、まず信号挿
入−路２２１において、タイミング抽出回路４１で抽出
した試験ハイウェイのタイミングをもとに挿入タイミン
グ作成回路４２２で試験用ハイウェイに挿入すべきピッ
）　列のタイミングでセレクタ５２を試験符号ビット列
側に倒す、そして試験用ハイウェイ上の挿入すべ１ビッ
ト位置に試験符号ビット列を挿入した後。

試験ハイウェイ位相会せＭｊｌｉ１８１で試験用ハイウ
ェイの位相をネットワーク１ｏのクロック位相及びフレ
ーム位相に脅せる。一方、切替信号送出回路２３１から
ハイウェイ指定の切替信号を送出し、その信号送出中分
配回路１７１により、試験用ハイウェイとして時分割通
話路試験装置２０に引込んだ入ハイウェイを収容する選
択回路１４１〜１４Ｎを動作させ、試験符号ビット列を
挿入した試験ハイウェイとネットワーク１０を接続する
方式である。ところが、試験用ハイウェイは時分割通話
路試験装置まで引込まれ、各種回路が挿入され、かつ試
験ハイウェイ位相倉せ回路１８１も挿入されるため１選
択回路１４１〜１４Ｎの入力ではネットワークのクロッ
ク位相及びフレーム位＠には会っているものの入ハイウ
ェイに対して１フレ一ム以上の連通を生じることになる
。

このため、このように人ハイウェイと試験用ハイウェイ
とを入替える方式では、入替えｆ）＠ＩＩＣそのハイウ
ェイ上の試験符号ビ・ット列を挿入するタイムスロット
以外のタイムスロットに影響を与える。即ち指定された
ハイウェイ上における試験符号ビット列の挿入を行わな
いタイムスロフトの欠落やくり返しが生じるという欠点
がある。

本発明の目的は、前述した方式の欠点をなくし、試験用
ハイウェイの引込ＩＣ際して、試験符号ビット列を挿入
するタイムスロット以外のタイムスロットには影響を与
えることなく、ハイウェイを時分割通話路鉄量に接続す
る時分割遍話路試験用ハイウェイ引込方式を提供するこ
とにある。

本発明の要点は１時分割通話路鉄量に対して時分割通話
路試験装置から試験符号ビット列の他に挿入指示ビット
列を送り、当該挿入指示ビット列で指定されたハイウェ
イ上の任意ビット或は任意のタイムスロッ）Ｋ試験符号
ビット列を挿入するようにしたところＫある。

以下本発明の１実施例を示す第４ＩＯを用いて本実＠に
よるハイウェイ引込方式を説明する。

尚第４１１１は、第２図及び第ＳＷＡと同様に人ハイウ
ェイ側の時分割通話路試験用ハイウェイ引込に関する部
分を抜き出したものであり１図中篇２ｍ１１．第！ｉ図
と同一記号は同一機能を示すものである。第４図におい
″Ｃ，第５図との違いは。

選択回路１４１８１４Ｎにおける入ハイウェイ１１１Ｍ
１１７Ｖと試験ハイウェイとの切替の仕方にある。

すなわち、第５１！１０方式では、切管信号送出回路２
１１から切替信号を送出し１分配回路１７１で選択回路
１４１５１４７Ｖのいずれか１個に分配し。

当該選択回路１４１−１４Ｎによりハイウェイを入ハイ
ウェイ１１１　Ｐ−１１ｊＶか試験符号ビット列を挿入
した試験用ハイウェイのいずれか一方に入替えるハイウ
ェイ切替方式を採っていたのに対して、第４図の方式で
は１時分割通話路試験装置から挿入指示ビット列を時分
割通話路装置Ｋ送り、試験符号ビット列の挿入を選択回
路１４１〜１４７Ｖで行い、試験符号ビット列を挿入し
ない入ハイウエイ上のタイムスロットは選択回路１４１
〜１４７ＶＫより、ネｙ）ワークと常に接続しておくと
いうビット単位での切替方式を採っている次に、５１４
図を用いて１本実Ｉｊｌ！による時分割通話路試験用ハ
イウェイ引込方式の要部を説明する。試験符号ビット列
の挿入を行う場合、信号挿入回路２２１において、タイ
ミング抽出１ｇ１ｊ！４１で抽出した試験用ノ１イウエ
イのタイミングをもとに挿入タイミング作Ｉｌ：、回路
４２２で試験１１イウエイに挿入すべぎビット列のタイ
ミングを作、成する。轟陳タイミングでゲート５５　、
５４を關き多重＠ＩＩ２４と時間スイッチ２５及び分配
回路２４な介して試験符号ビット列送信關路２７から送
信される試験符号ビット列を試験ノ１イ９エイ位相合せ
回路１８１に送出する。また、切替値号送出畔５路２１
１から送出される切替信号を切替信号位相合せ回路１９
１に！出する。試験ノ１イウエイ位相合せＳ路１８１及
び切替信号位相合せ回路１９１でそれぞれの位相をネッ
トワークのクロック位相及びフレーム位相に合せた後、
切替信号位相合せ回路１９１からのビット列及びノ１イ
ウエイル定の切替信号は分配回路１ハにより、試験用／
Ｎイウエイとして時分割通話路試験装置２０に引込んだ
ハイウェイを収容する選択回路１４１〜１４ＮｆｌＣ分
配され、当該選択回路を試験符号ビット列を挿入すべき
タイミングで時分割的に試験用ノーイウエイ偶に倒し、
入ハイウエイに試験ノ１イウエイ位相食せ回路１８１か
らの試験符舟ビット列を挿入する。それ以外の入ノ）イ
タエイ上のタイムスロットは１選択回路１４１〜１４Ｊ
Ｖが常に入ハイウェイ儒に倒れているので試験符号ビッ
ト列挿入ＫＩｌｉｌｉシて何ら影響を受けることはな−
・。つまり、試験符号ビット列が挿入されるタイミング
でのみ、該当ハイウェイと試験用ノ１イクエイとの切替
えが行われるため、他の信号に影響な与えることなく、
その試験符号ビット列を利用し【各種試験が行われる。

上記実施例の説明では、試験符号ビット列の挿入をタイ
ムスロット単位で行うものとして説明したが１本ＩＡ＠
は仁れに限定され番もので＆家なく、ビット単位の挿入
を行うことも可能であり、また複数タイムスロット或は
複数ビットの挿入を行うことも可能であることは本実施
例のｍ−ｖｓ＊−ら害鳥に３１１解されるところである
・まだ以上のｗＬｌｊｌｌでは、入ハイウエイ側の時分
開通話路試験用ハイウェイの引込みについて述べたが、
出ハイウェイ儒についても同様に実現できることは言う
までもない。

以上述べたように１本発１ｊｉＫよれば、試験符号ビッ
ト列の挿入開始時及び挿入停止時に他、のタイムスロッ
ト或はビットに影響な与えるという点が除去され、他の
ハイウェイ或は同一ハイウェイの他のタイムスロットま
たはビットに影響を与えることなく試験ｉ号ビット列を
ノ・イウエイに挿入し各種試験を実施できるという効果
を持つ。また、そのための装置も（資）素かつ経済的に
実現できると共に、４）種試験について融通性の高いシ
ステム構成とすることができる利点がある。

ｔ　　ａｍの簡単な説明 第１図は伝送路上でハイウェイの引込みを行う場合の時
分割通話試験用ハイウェイ引込方式の１例を示す構成図
、第２１１は篤１図における入ハイウエイ側の時分割通
話路試験用ハイウェイ引込部の構成を示す図、第５図は
ハイウェイの引込部をネットワークのｌ！餉、　！後で
行う場合の入ハイウエイ側の時分割通話路試験用ハイウ
ェイ引込部の構成を示す図、第４図は本発明による時分
割通話路試数用ハイウェイ引込方式の入ハイウエイ側の
引込部の１！！施例な示す図である。

１０１ネツトワーク、１１１〜１１７Ｖ＋入ハイウエイ
１２１Ｐ″−１２ＡＩｌ出ハイウエイ、　　１５１５１
１Ｎ　、　１＠１１８２　、１？１　、５６１　、５６
２奪位相合せ回路。

１４１５１４Ｎ　、　１５１　Ｐ−１５Ｎ、　１６１　
、１４２．５２１選択回路、１７１　、１７２．２６１
分配回路、２０１時分割通話路試験装置、　２１１　、
２１２１信号抽出回路２２１　、２２２１信号挿入回路
４１２５１　、２５２１切替信号送！ｔｈｓ回路、２４
Ｉ多重回路、２５１時間スイッチ、２７雪試験符号ビッ
ト列送信回路、２８寓試験符号ビット列受信回路、２９
１制御回路、３０１〜３０７Ｖ　、　３１ｉ　５５１Ｎ
　！信号変換回路、４１寞タイミング抽出回路、　４２
１　ｇ抽出タイミング作成回路４２２に挿入タイミング
作成回路％　５１　、５Ｓ、　５４；ゲート。

代理人弁理士　薄　１）利　−雫 川崎市中原区上小田中１０１５番地

Claims (1)

【特許請求の範囲】
1. 複数本の時分割ハイウェイを収容する時分割通話路装置
   と、当該ハイウェイの１本又は複数本を選択的に引込み
   時分割通話路を試験する機能を備えた時分割通話路試験
   装置とを有し１通話路試験装置から試験符号ビット列の
   他に挿入指示ビット列を時分割通話路装置へ送り、諌挿
   入癲示ビット列で指定されたビット位置に試験符号ビッ
   ト列を挿入することを特徴とする時分割通話路試験用ハ
   イウェイ引込方式。